zynq网络时钟控制寄存器_ZYNQ笔记（6）：普通自定义IP封装实现PL精准定时中断...

软件的定时中断很难控制精准触发沿的位置，可以通过 PL-PS 的中断完成精准的定时中断。PL 的中断通过 Verilog 代码产生，这样紧密结合 PS-PL 的处理，发挥各自的优势。

一、PL 侧定时中断

1.实际要求

① 上升沿中断；

② 高电平宽度不小于1us；

③ 中断计数器的时钟为 200Mhz；

④ 有两个中断： 3ms 和0.5ms

2.Verilog中断代码

1 //**************************************************************************2 //*** 名称 : genintr3ms05ms.v3 //*** 作者 : xianyu_FPGA4 //*** 博客 ：https://www.cnblogs.com/xianyufpga/

5 //*** 日期 ：2019-08-106 //*** 描述 : 3ms和0.5ms精准延时7 //**************************************************************************

8

9

10 modulegenintr3ms05ms11 //====================================================================

12 (13 //input -----------------------------------------

14 input wire clk , //时钟，200Mhz

15 input wire rst , //复位，高电平有效16 //output ----------------------------------------

17 output reg intr3ms , //3ms中断

18 output reg intr05ms //0.5ms中断

19 );20 //===&