fpga原理和结构 pdf_FPGA最小系统的设计方法

FPGA最小系统是可以使FPGA正常工作的最简单的系统。它的外围电路尽量最少，只包括FPGA必要的控制电路。一般所说的FPGA的最小系统主要包括FPGA芯片、下载电路、外部时钟、复位电路和电源。如果需要使用SOPC软嵌入式处理器还要包括SDRAM和Flash。一般以上这些组件是FPGA最小系统的组成部分。本文以EP2C8Q208C8为主芯片进行FPGA最小系统的设计。

FPGA芯片管脚介绍

对于需要在印刷电路板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。其既可能帮助设计快速完成，也有可能造成设计失败。在此过程中必须平衡FPGA和PCB两方面的要求，同时还要并行完成两者的设计。如果仅仅针对PCB或FPGA进行引脚布局优化，那么可能在另一方面引起设计问题。因此，在设计FPGA电路之前，需要认真阅读相应FPGA的芯片手册。FPGA的管脚主要包括配置管脚、电源、时钟、用户I/O及特殊应用管脚等。

1. 电源管脚

VCCINT：内核电压。通常与FPGA芯片所采用的工艺有关，如130nm工艺为1.5V、90nm工艺为1.2V。

VCCIO：端口电压。一般为3.3V，还可以支持选择多种电压，如5V、1.8V、1.5V等。

VREF：参考电压。

GND：信号地。

2. 时钟管脚

VCC_PLL：锁相环管脚电压，直接连VCCIO。

VCCA_PLL：锁相环模拟电压，一般通过滤波器接到VCCINT上。

GNDA_PLL：锁相环模拟地。

GNDD_PLL：锁相环数字地。

CLK[n]：锁相环时钟输入，其中n表示锁相环序号。

PLL[n]_OUT：锁相环时钟输出，其中n表示锁相环序号。

3. 配置管脚

MSEL[1..0]：用于选择配置模式。FPGA有多种配置模式，如主动、被动、快速、正常、串行、并行等，可以对此管脚进行选择。

DATA0：FPGA串行数据输入，连接至配置器件的串行数据输出管脚。

DCLK：FPGA串行时钟输出，为配置器件提供串行时钟。

nCSO(I/O)：FPGA片选信号输出，连接至配置器件的nCS管脚。

ASDO(I/O)：FPGA串行数据输出，连接至配置器件的ASDI管脚。

nCEO：下载链器件使能输出。在一条下载链(Chain)中，当第一个器件配置完成后，此信号将使能下一个器件开始进行配置。下载链的最后一个器件的nCEO应悬空。

nCE：下载链器件使能输入，