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原创 多头 eRCD（Multi-Headed eRCD）
单个 eRCD 支持多个上行端口（Upstream Port，UP），多个 UP 可通过独立的 Flex Bus Link 直接连接到多个 eRCH 下行端口（Downstream Port，DP）上。eRCH 位于 CPU 内，根据该 eRCD 内多个 UP 上行连接的 CPU 数量，可分类为单 CPU 拓扑及多 CPU 拓扑。
2024-01-31 08:50:38
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原创 CXL技术交流群问题讨论记录（1）
以下问答来源于博主MangoPapa牵头组织的CXL技术交流群，博主仅对讨论内容进行总结记录，不保证问题答案的正确性。如有谬误，欢迎指出；如持异见，欢迎讨论。
2023-10-31 07:22:40
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4
原创 CXL.mem S2M Message 释义
S2M 方向有 NDR、DRS、BISnp 三个 Channel。S2M 没有独立的 Data Channel，而是跟 Rsp 合并到一起了。本文对 M2S 方向各 Channel 的 Message 进行释义。
2023-09-03 12:15:42
792
原创 CXL.mem M2S Message 释义
M2S 方向有 3 个 Channel：Req，RwD，BIRsp，本文对 M2S 方向各 Channel 的 Message 进行释义。
2023-09-03 12:15:21
893
原创 CXL.cache H2D/D2H 请求响应对应关系
对于 D2H 方向，不同类型的设备访问不同 Memory 区域时支持的 CXL.cache 请求及 D2H Req 跟 H2D 的映射关系有所不同。
2023-09-03 12:08:48
716
原创 CXL.cache D2H Message 释义
为了实现 Host 和 Device 之间的缓存一致性，CXL.cache 提供了 D2H、H2D 两个方向的 Cache 管理，每个方向均有 3 个 Channel：Req、Rsp 及 Data。每个 Channel 由细分为多种 Message。本文对 D2H 方向各 Message 的含义进行解释。
2023-09-03 12:03:02
763
原创 CXL.cache H2D Message 释义
为了实现 Host 和 Device 之间的缓存一致性，CXL.cache 提供了 D2H、H2D 两个方向的 Cache 管理，每个方向均有 3 个 Channel：Req、Rsp 及 Data。每个 Channel 由细分为多种 Message。本文对 H2D 方向各 Message 的含义进行解释。
2023-09-03 12:03:00
589
原创 CXL Memory Cache 分类及 Cacheline 归属问题
本文以单 CPU 的 CXL 系统为例，简要介绍 Memory、Cache 在系统中的分布情况，并介绍不同 Cache 中 Cacheline 数据的归属情况。
2023-09-03 11:53:37
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原创 CXL寄存器介绍（3）- CXL MMIO
CXL Device/Port 相关寄存器一部分位于 PCIe 配置空间内，一部分位于 MMIO 空间内。早前《CXL寄存器分类》简单介绍了 CXL 的寄存器分布及 CXL 相关的 DVSEC，接下来进一步介绍下 MMIO 中的 CXL RCRB 及 Component Registers。
2023-09-03 11:28:40
979
原创 CXL寄存器介绍（2）- CXL DVSEC
上文《CXL寄存器分类》简单介绍了 CXL 的寄存器分布，接下来进一步介绍下 CXL 相关的 DVSEC。
2023-09-03 11:28:16
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原创 CXL 存储设备标签存储区（LSA）
Label Storage Area (LSA)是CXL内存设备中的一块标签存储区域，用以存放内存交织集（Interleave Set）、命名空间（Namespace）相关标签信息或其他供应商指定（Vendor-Specific）的信息，以防系统重启后数据丢失或软件出错。
2023-09-01 07:12:40
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原创 CXL 内存交织（Memory Interleaving）
Memory Interleaving，内存交织，是一种内存访问方法，其将一段连续的内存地址映射到不同的内存，通过在不同内存上交叉访问来提高内存访问性能。
2023-09-01 07:06:47
2461
原创 CXL RCD/VH Mode
Flex Bus 可以工作在 PCIe Mode 或 CXL Mode，CXL Mode 又可以进一步细分为 RCD Mode 及 VH Mode，其中 RCD Mode 仅支持 CXL 1.1 相关特性，不支持 CXL 2.0 及以上新出现的 CXL 特性。
2023-08-17 07:36:12
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原创 CXL 寄存器介绍 (1) - 寄存器分类
按照寄存器所在的位置进行分类，CXL 相关控制及状态寄存器可分为两类： 一类位于 PCIe 配置空间（Configuration Space），只能通过配置读写请求来访问； 一类位于 MMIO 区域（Memory Mapped Space），只能通过 Memory 读写请求进行访问。
2023-08-17 07:35:44
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原创 CXL 预备知识：MESI 协议介绍
目前 CPU 系统中多是基于 MESI 协议进行缓存一致性管理，CXL.cache 协议同样采用 MESI 协议来维护 Host 与 Device 的缓存一致性（Cache Coherence）。CXL 系统中，缓存一致性主要由 Host 来管理，从而减小 Device 端的设计复杂度。
2023-08-09 07:18:19
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4
原创 PCIe VSC、VSEC、DVSEC
PCIe 定义了三类可由供应商 Vendor 自行指定的能力结构：Vendor-Specific Capability (VSC)、Vendor-Specific Extended Capability (VSEC) 及 Designated Vendor-Specific Extended Capability (DVSEC)。其中，VSC 兼容 PCI，VSEC 及 DVSEC 不兼容 PCI。VSEC 由单个 Vendor 独立使用，DVSEC 由多个相关的 Vendor 共同使用。
2023-08-09 07:17:50
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4
原创 对 CXL.cache 伪数据（Bogus Data）的解读
Bogus 是 CXL.cache D2H Data 中的一个字段，指示当前写的数据为伪数据，常用于 Host Snoop 与 Device Evict 相同 Cacheline 的场景，Host 收到该数据后应予以丢弃。
2023-08-06 12:52:37
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原创 基于 APN 的 CXL 链路训练
CXL Flex Bus 支持 Native PCIe Mode 和 CXL Mode 两种模式，只有工作在 CXL Mode 时才能进行 CXL IO、Cache、Mem 的 Transaction 传输。至于最终采用何种工作模式，由硬件在链路训练期间动态协商决定。本文介绍基于 APN 机制的 CXL 链路训练。
2023-08-06 12:14:54
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原创 CXL Bias Mode (1) - Bias Mode 背景与分类
CXL Bias Mode (1) - Bias Mode 背景与分类
2023-07-21 00:20:29
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2
原创 CXL Meta Data 介绍
在 CXL\.mem 协议 M2S Req/RwD、S2M NDR/DRS Message 中均有两个 Meta Data 相关字段：Meta Field 及 Meta Value。关于 Meta Data，初读会较为费解，本文对 Meta Data 进行部分解读。
2023-07-20 23:23:02
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9
原创 CXL QoS Telemetry 介绍
QoS Telemetry最早在CXL 2.0 版本中出现，是一种工作负载调控机制。CXL QoS Telemetry则蕴含在S2M NDR/DRS等Rsp中，是Subordinate反馈给Master的指示信息，指示Subordinate当前的负载情况，Master根据该指示信息调整发出请求的速率。
2023-07-15 22:58:41
994
原创 CXL ATS 介绍
地址转换服务（Address Translation Services，ATS）是 PCIe 的一项 Capability，用以把虚拟地址（Virtual Address，VA）转换为主机物理地址（Host Physical Address，HPA）。之前《PCIe 地址转换服务（ATS）详解》介绍过 ATS 相关内容，今天看 ATS 在 CXL 中应用。
2023-07-15 22:39:49
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转载 深入PCIe验证，掌握职场进阶之路
随着高速接口的应用场景增多，PCIe、JESD204这一类被广泛应用的高效标准接口成为宠儿，相关技术的学习也成为了大家新的需求方向。而企业业务场景的增多也促使了越来越多的HR开始把PCIe等高速串行接口相关经验列为了加分项，以确保可以招聘到合适而高效的验证工程师、FPGA的设计以及芯片设计工程师。学习PCIe无疑是一个值得当下就去做的一件事情。
2023-05-15 19:42:03
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原创 X 态及基于 VCS 的 X-Propagation 检测
简单记录下数字 IC 中的 X 态 (不定态) 相关问题，包括 X 态的概念、出现原因、对待 X 态的观念、vcs xprop 仿真、Debug 等等。以下讨论涉及的设计代码仅限 Verilog 及 SV，不针对 VHDL 进行讨论。
2023-04-10 08:00:00
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原创 门仿真及基于 VCS 的门仿流程、Debug 方法介绍
门仿真可以分为不带 SDF 的零延时仿真（Zero-Delay Simulation）和带 SDF反标（Back Annotates）的时序仿真（Timing Simulation）。采用 DC 综合后的网表不作 SDF 反标的零延时仿真是一种前仿真，网表反标 SDF (Standard Delay Format) 的仿真是后仿真。
2023-03-10 08:00:00
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原创 【职场】我那被打低的绩效
周末约了朋友吃饭。朋友做管理多年，期间谈到个人绩效评分。朋友说：“无论老板给你什么理由，老板给你的绩效评分就是你在他心中的地位评分。”我深以为然。
2023-03-07 08:00:00
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原创 【PCIe】PCIe 完成超时机制
PCIe 设备发出的请求中有些请求需要 Completer 反馈 Completion， 此时 Requester 会等待 Completion 再进行下一步操作。在某些异常情况下，比如配置不当、系统故障等，Requeser 无法收到或收齐 Completion。为了不影响进一步使用，需要一种超时退出机制让 Requester 从这种等待状态恢复过来，这就是 Completion Timeout 机制（完成超时退出机制）。
2023-03-06 08:00:00
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原创 【PCIe】First/Last DW Byte Enables 介绍
在 Axi Bus 中有 Wstrb 来指示 Wdata 相关 Bytes 是否有效，PCIe TLP 中也有类似的机制。PCIe TLP 中提供了 First DW Byte Enable (FBE) 及 Last DW Byte Enable (LBE) 两个 4b 宽的字段分别来指示 TLP Data Payload 的第一个 DW 及最后一个 DW 中的数据 Byte 是否有效。
2023-03-03 08:00:00
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原创 【PCIe】PCIe 读完成边界 (RCB) 介绍
Read Completion Boundary (RCB)，读完成边界，是 Completer 响应读请求的一种地址边界对齐策略，应用于 CplD。
2023-03-02 08:00:00
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原创 【PCIe】UpdateFC 更新频率
对于 Non-Infinite Credit 类型的流控，Rx 需要以某种频率将 Rx Buffer Credits 信息反馈给 Tx。具体操作中有较多规范，比如即时反馈、最大时延反馈及基于 Rx Max Payload Size (MPS) 及 LinkWidth 的更新频率计算。
2023-03-01 08:00:00
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原创 【PCIe 6.0】PCIe Shared Flow Control (5) - Optimized FC
之前简单介绍了 PCIe Shared Flow Control 的 基本概念、Merged FC 机制、Credit Block 及 Usage Limit 机制 ，今天再来看看 Shared Flow Control 中的 Optimized Flow Control（下称 Optimized FC 或 OFC）。协议中关于 Optimized FC 的介绍文字不多，网上也很难找到相关资料，我们有一点说一点吧。
2023-02-28 08:00:00
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原创 【PCIe 6.0】PCIe Shared Flow Control (4) - Usage Limit
之前简单介绍了 PCIe Shared Flow Control 的基本概念、Merged FC 机制 及 Credit Block，今天再来看看 Shared Flow Control 中的 Usage Limit 机制。
2023-02-27 08:00:00
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介绍了PCIe 均衡概念、PCIe 收发端各均衡器原理，PCIe 均衡器系数动态协商
2022-05-02
【观点】UVM 已经走到了 IEEE1800.2，下一步该怎么走？
2021-10-21
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