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RSS订阅原创 iverilog仿真vvp命令后无响应
在Mac中配置了iverilog仿真一些小型、典型电路设计。执行 vvp -n wave -lxt2 命令，输出 LXT2 info: dumpfile wave.vcd opened for output. 后一直没反应。
2022-08-26 10:42:22
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原创 IC设计流程与工具概述
参考：IC设计流程概述、《Verilog高级数字系统设计技术与实例分析》。面试时被问到了对IC设计流程的理解，隐约觉得和FPGA的整套流程有点像，但确实没接触过，在此总结IC设计流程和工具。芯片开发流程如下图所示，芯片设计被分为两个阶段：前端设计和后端设计阶段。......
2022-07-05 11:48:47
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原创 本地项目上传GitHub
将本地项目上传github便于版本管理和代码备份。自己常用两种工程建立方法：先在github建立空仓库后直接gitclone到本地，本地在该git的基础上新建工程；或，将本地已有工程的，在github上建立仓库后再建立git连接。（本文记录后者方法的命令）项目在本地和git建立连接后，后续工程迭代可以直接在VSCode中使用工具提交上传。本地项目上传GitHub已完成：GitHub上新建了一个空仓库如果本地尚未建立工程项目本地直接 gitclone 这个空仓库的地址（上图1第一种深蓝色框代码）
2022-05-13 20:21:10
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原创 git命令大文件（100M）无法commit提交
git下文件上传时遇到数据文件过大（大于100M）而无法提交commit问题：1 撤销commit1.1 git log 查看提交日志信息git log命令查看commit提交信息的id号1.2 git reset 撤销 commit上图的log信息中，最新两次提交都涉及到了大文件的上传，需要撤销该两次commit，reset回本次提交前的提交。commit了大文件，哪怕将大文件删除，再次commit时仍然会继续上一次没有完成的commit，因此需要将涉及到大文件的commit撤销掉2
2022-04-22 22:55:42
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原创 MIPS基本地址空间
本科曾完成MIPS指令集CPU的设计，面试时被问到是否做了MIPS地址空间的划分等处理（明显是没有做的，只做到了指令集的程度，还没有到架构的层次），于是了解一下MIPS的地址空间。参考博客：MIPS存储管理（很详细全面关于MIPS存储管理的说明）、mips地址空间说明、MIPS基本地址空间...
2022-04-11 09:19:10
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原创 夏宇闻《Verilog数字系统设计教程》 - 第1章 Verilog的基本知识
第1章 Verilog的基础知识1.1 硬件描述语言HDL硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统的语言。设计者使用HDL设计数字系统后，通过电子设计自动化工具（EDA）仿真验证、通过自动综合工具转换成成门级电路网表、自动布局布线工具把网表转换为具体电路布线结构。在制成物理器件之前，还可以用 Verilog 的门级模型（原语元件或UDP）来代替具体基本元件。1.2 Verilog HDL的历史1.3 Verilog
2022-02-09 12:09:55
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原创 数字电子技术基础 - 时序逻辑电路
1 概述1.1 时序逻辑电路的特点功能：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。电路结构：包含存储电路和组合电路；存储器状态和输入变量共同决定输出。1.2 时序电路的一般结构形式与功能描述方法可以用三个方程组来描述：输出方程、驱动方程、状态方程1.3 时序电路的分类同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的clk，状态变化发生在同一时刻异步：没有统一的clk，触发器状态的变化有先有后Mealy型和Moore型Mealy型：Y = F(
2022-02-09 10:13:58
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原创 数字电子技术基础 - 半导体存储电路
1 概述存储电路：存储各种数据和信息寄存器：存储一组数据的电路，结构为一组具有公共时钟信号输入端的触发器存储器：存储大量数据的电路，基本结构由存储矩阵和读/写控制电路组成2 SR锁存两个或非门接成反馈，输入端用来置1、0，如下图所示，可将S作为置1输入端，R作为置0输入端。真值表如下（Q 表示原来的状态，Q* 表示更新的状态） 当S和R同为0，Q* 取决于Q；当S和R同为1，Q* 不定，所以正常情况下，应遵循SR=0的约束条件。任何时刻，输入都能直接改变输出的状态。3 触发器3.1
2022-02-08 16:01:18
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原创 数字电子技术基础 - 组合逻辑电路
1 概述组合逻辑电路功能：任意时刻的输出仅取决于该时刻的输入组合逻辑电路结构：不含记忆（存储）元件2 组合逻辑电路的分析方法3 组合逻辑电路的设计方法抽象、写出逻辑表达式、选用小规模SSI（小规模集成电路）器件、化简、画出逻辑图4 若干常用组合逻辑电路补充：74HC138器件4.1 编码器4.1.1 普通编码器4.1.2 优先编码器4.1.3 二-十进制优先编码器4.2 译码器4.2.1 二进制译码器4.2.2 二-十进制译码器4.2.3 显示译码器4.3 数据
2022-02-08 13:27:20
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原创 夏宇闻《Verilog数字系统设计教程》 - 第12章 同步状态机的原理、结构和设计
该章节对状态机的初步理解有所帮助，但更多干货和实际编码还需要再多学习和参考一下第12章 同步状态机的原理、结构和设计概述可综合的Verilog HDL和VHDL的语法只是它们各自语言的一个子集。由于寄存器传输级（RTL）描述的是以时序逻辑抽象所得到的有限状态机为依据，所以，把一个时序逻辑抽象成一个同步有限状态机是设计可综合风格的Verilog VHDL模块的关键。12.1 状态机的结构下图是数字电路设计中常用的时钟同步状态机的结构（Mealy状态机）。其中，状态寄存器是由一组触发器组成，用来记
2021-12-23 20:46:01
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原创 夏宇闻《Verilog数字系统设计教程》 - 第13章 设计可综合的状态机的指导原则
这章节偷了懒，大多数都是文字识别复制的书本原话，加粗和红色字体标注了些自己觉得的重点。这章节对规范Verilog写法很有帮助，看很多例子总结出一点自己的经验。第13章 设计可综合的状态机的指导原则13.1 用Verilog HDL语言设计可综合的状态机的指导原则因为大多数 FPGA 内部的触发器数目相当多，又加上独热码状态机 (one hot state machine）的译码逻辑最为简单，所以在设计采用 FPGA 实现的状态机时，往往采用独热码状态机（即每个状态只有一个奇在器置位的状态机）。建议
2021-12-23 20:45:29
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原创 数字电子技术基础 - 逻辑代数基础
在练习HDLBits时碰到与卡诺图、真值表、逻辑函数相关的知识，重新整理和复习一下数电学过的基础知识。（参考数电课的课件）1 逻辑代数的基本公式和常用公式1.1 基本公式根据与、或、非等的定义，得如下表的布尔恒等式（公式演绎或真值表可证明）1.2 若干常用公式2 逻辑代数的基本定理2.1 代入定理在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。例：A + BC = (A + B)(A + C)，以CD代入C中，得：A + B(CD) = (A + B)
2021-12-07 14:19:30
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原创 HDLBits练习
HDLBits练习HDLBits：专门用来学习和练习Verilog，有基础语法教程与题目相搭配基于题目的目录，主要记录练习时一些不太熟悉的语法知识，督促自己学习，仅记录部分题目和知识
2021-10-22 20:35:39
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原创 mac和WSL系统下OpenMP与MPI环境配置
并行算法课程，配置下OpenMP与MPI，主要是mac下编译器的情况有点复杂折腾了很久记录一下。文章目录一、WLS1. OpenMP环境2. MPI环境二、macOS1. XCode下运行OpenMP程序2. 更改mac默认编译器后运行OpenMP和MPI程序一、WLS在window10下直接先安装linux子系统，官方教程很方便: 适用于 Linux 的 Windows 子系统安装指南 (Windows 10)启动Linux时碰到了BIOS没有启用虚拟化的问题一般华硕主板按del重启就可以
2021-06-19 10:31:56
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原创 基于Microsoft Azure的服务器部署flask项目
【说明】注册使用Azure中国版1元试用账户，将已完成的课程设计项目直接部署到服务器上。【步骤】1. 创建虚拟机部分区域资源可能已满不可用，尝试换其他区域；或者对当前帐号不提供该资源的服务。开放HTTP的80端口，后续的配置我选择默认不更改了。2. 连接登录Mac下右键终端，选择“新建远程连接”，使用Shell(ssh)方式连接，输入服务器地址、用户名、密码（虚拟机创建时设置的）连接进入虚拟机。进入命令界面后，使用 sudo su 命令切换回root权限。通过 apt-get updat
2020-07-30 14:03:24
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空空如也
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