EDA 电子设计自动化VHDL系列课程8 – 脉冲信号发生器

最新推荐文章于 2024-01-31 13:58:08 发布

zoro601

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分类专栏： HDL 信号处理 FPGA

本文链接：https://blog.csdn.net/weixin_40935675/article/details/103318629

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本EDA课程重点介绍了使用VHDL在Cyclone III FPGA上实现脉冲信号发生器的两种方法：一种基于分频器，通过时钟分频产生脉冲，适用于慢速演示；另一种直接利用时钟信号clk计时，精度更高。

摘要由CSDN通过智能技术生成

EDA 电子设计自动化VHDL系列课程8 – 脉冲信号发生器

本EDA系列介绍的系统环境是：

软件： VHDL编程语言；
工具： Quartus13.0
FPGA 芯片是： Cyclone III ： EP3C10E144C8
电路板细节在：添加链接描述

脉冲信号发生器 VHDL 示例有两种方法

1）基于分频器的脉冲信号发生器

先对高频时钟信号clk 进行分频，然后用 timer 保存脉冲宽度。会降低时间精度。但是可以慢速展示。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY pulsegen IS
    PORT(PUL, clk: IN STD_LOGIC; 
    q: OUT STD_LOGIC  	);
END pulsegen;

ARCHITECTURE one OF pulsegen IS
CONSTANT FP: INTEGER:= 39999999;
SIGNAL qb: INTEGER RANGE 0 TO FP; 
SIGNAL timer: INTEGER RANGE 0 TO 800; 
SIGNAL clock: STD_LOGIC;

BEGIN
    PROCESS(clk)
     BEGIN 
        IF clk'EVENT AND clk = '1' THEN
                qb <= qb + 1;