FPGA可综合风格代码

＃1:当为时序逻辑建模，使用“非阻塞赋值”。
＃2:当为锁存器（latch）建模，使用“非阻塞赋值”。
＃3:当用always块为组合逻辑建模，使用“阻塞赋值”
＃4:当在同一个always块里面既为组合逻辑又为时序逻辑建模，使用“非阻塞赋值”。
＃5:不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。
＃6:不要在两个或两个以上always块里面对同一个变量进行赋值。
＃7:使用$strobe以显示已被“非阻塞赋值”的值。
＃8:不要使用＃0延迟的赋值。
#9:在VERILOG语法中， if...else if ... else 语句是有优先级的，一般说来第一个IF的优先级最高，最后一个ELSE的优先级最低。如果描述一个编码器，在XILINX的XST综合参数就有一个关于优先级编码器硬件原语句的选项Priority Encoder Extraction. 而CASE语句是"平行"的结构，所有的CASE的条件和执行都没有“优先级”。而建立优先级结构会消耗大量的组合逻辑，所以如果能够使用CASE语句的地方，尽量使用CASE替换IF...ELSE结构。
#10:XILINX的底层可编程硬件资源叫SLICE，由2个FF和2个LUT组成。 FF触发器  LUT查找表
ALTERA的底层可编程硬件资源叫LE,  由1个FF和1个LUT组成。
#11:慎用锁存器(latch)，同步时序设计要尽量避免使用锁存器，综合出非目的性latch的主要原因在于不完全的条件判断句。另外一种情况是设计中有组合逻辑的反馈环路(combinatorial feedback loops)。
#12:状态机的一般设计原则，Biary, gray-code 编码使用最少的触发器，较多的组合逻辑。而one-hot编码反之。所以CPLD多使用GRAY-CODE, 而FPGA多使用ONE-HOT编码。另一方面，小型设计使用GRAY-CODE和BINARY编码更有效，而大型状态机使用ONE-HOT更有效。
#13:业界主流CPLD产品是lattice的LC4000系列和ALTERA的MAX3000系列。
#14:复位使初始状态可预测，防止出现禁用状态。FPGA 和CPLD 的复位信号采用异步低电平有效信号，连接到其全局复位输入端，使用专用路径通道,复位信号必须连接到FPGA 和CPLD 的全局复位管脚。。
#15:不要用时钟或复位信号作数据或使能信号，也不能用数据信号作为时钟或复位信号，否则HDL 综合时会出现时序验证问题。信号穿过时钟的两半个周期时，要在前后分别取样；防止出现半稳定状态。
#16：fpga设计中 不要使用门时钟（don't use gated clock）。时钟信号必须连接到全局时钟管脚上。
#17：不要使用内部三态信号，否则增加功耗。
#18：只使用同步设计，不要使用延时单元。
#19：避免使用负延触发的双稳态多谐振荡器（flip flop）。
#20:不要使用信号和变量的默认值（或初始值），用复位脉冲初始化
信号和变量。
#21:不要在代码中使用buffer 类型的端口读取输出数据；要使用out 类型，再增加另外变量或信号，以获取输出值。
这是因为buffer 类型的端口不能连接到其他类型的端口上，因此buffer 类型就会在整个设计的端口中传播下去。
#22:对变量要先读后写；如果先写后读，就会产生长的组合逻辑和锁存器（或寄存器）。这是因为变量值是立即获取的。

#23:在组合逻辑进程中，其敏感向量标中要包含所有要读取得信号；这是为了防止出现不必要的锁存器。

      转载自http://blog.chinaunix.net/uid-21227800-id-65930.html，以供学习。