由于一个时钟上升沿来临之前,寄存器的内容不会改变,所以可以通过控制逻辑提
前发出控制信号,时钟上升沿来临之后,被乘数寄存器左移,乘数寄存器右移,
加法器做加法,写入乘积寄存器,这些同步进行,只需一个时钟周期,可以提高效
率。
对应的流程图。
由于一个时钟上升沿来临之前,寄存器的内容不会改变,所以可以通过控制逻辑提
前发出控制信号,时钟上升沿来临之后,被乘数寄存器左移,乘数寄存器右移,
加法器做加法,写入乘积寄存器,这些同步进行,只需一个时钟周期,可以提高效
率。
对应的流程图。