clock&reset
硅农阿轩
这个作者很懒,什么都没留下…
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几种glitch free(无毛刺)的时钟切换电路
无毛刺时钟切换原创 2021-12-22 22:52:18 · 1472 阅读 · 0 评论 -
MCU的时钟源
MCU的时钟源原创 2021-12-16 09:57:33 · 688 阅读 · 0 评论 -
cortex m3/m4处理器的复位设计
cortex m3/m4处理器在复位层面总体上可以划分为core和debug logic两部分。core部分包括处理器内核(core)以及NVIC,BUS Matrix,MPU的非debug部分。debug logic部分包括debug模块(SWD接口,ETM, AHB-AP, TPIU等)以及NVIC,BUS Matrix,MPU的debug部分。下文中,用core代指core部分,debug代指debug部分。除JTAG的reset信号nTRST外,cortex m3/m4相关的复位信号主要有四个:原创 2021-10-27 20:25:53 · 1525 阅读 · 0 评论 -
为什么不能将异步复位信号同时用于某些寄存器的同步复位
将某个信号同时用于异步复位和同步复位,可能导致只有部分寄存器的复位触发/释放,可能导致CDC问题或预期电路功能失效在STA中,异步复位需要检查recovery time,同步复位需要检查set up time,将同一信号混用,可能导致这一信号相关的时序难以满足...原创 2021-09-23 15:55:37 · 417 阅读 · 0 评论 -
用verilog产生一个和时钟相同的信号用作数据
input clk;input scan_clk;input scan_mode;input rstn;output clk_d;wire clk_inv;CKMX2N1(.i0(clk),.i1(scan_clk),.s(scan_mode),.o1(clk_inv));reg clk_r, clk_f;always@(posedge clk or negedge rstn)if(~rstn)clk_r <= 1’b0;elseclk_r <= ~clk_r;原创 2021-09-08 17:36:06 · 1041 阅读 · 2 评论 -
为什么时钟和复位信号要在综合阶段设置为set_drive 0和set_dont_touch_network
set_drive 0 表示驱动无穷大,延时为0,set_dont_touch_network是为了不让综合工具插入buffer等。这么做是因为综合时没有布局布线信息,即使综合工具针对时钟和复位进行了优化,也是不准确的,甚至可能对后端造成负面影响,正确的做法就是不要处理,而要到后端再去做CTS...原创 2021-09-06 19:46:58 · 1338 阅读 · 0 评论 -
时钟/复位设计中的DFT考虑
芯片正常工作时,各寄存器使用片上的正常时钟和复位信号,但在进行scan test时,时钟和复位应该分别是来自PAD的scan_clk和scan_rstn信号,在进行前端设计时,需要加入scan mux,将芯片内部的时钟和复位bypass掉,选用scan_clk和scan_rstn.目录1.时钟1.1 时钟源的选择1.2 时钟门控2.复位1.时钟时钟的设计考虑主要包括时钟源的选择和clock gating的设计1.1 时钟源的选择时钟可能是直接来自片上PLL/OSC产生的时钟或是经由计数器分频产生的原创 2021-09-01 18:16:06 · 7723 阅读 · 2 评论