时序分析理解

时序分析:  input delay 相当于把自己等效为了两个路径，以FPGA管教的时钟为0基准，去计算时钟到达的时刻，相当于变换了0标准位置，但是计算后的相对位置是不变的，也就是到达的先后顺序是不一样的，这样不仅简化了路径的分析过程，而且减少了输入的参数。但是他们本质是一样的。

在进行时序分析的时候，看新数据的位置和对应的时钟是怎么样的，时钟和数据的变化时刻，要满足建立时间和保持时间的时序分析。