静态时序分析

静态时序分析——简介

今天开始系统地学习一下静态时序分析（Static Timing Analysis，STA），主要根据《Static Timing Analysis for Nanometer Designs --- A Practical Approach》这本书来进行学习。

什么是静态时序分析？

STA在数字电路设计实现过程中有很重要的地位，主要在后端PR之后配合后端工具一起完成时序签核（timing signoff）的工作。目前业界最为主流的STA工具是Synopsys家的PrimeTime，也简称为PT。STA最主要的工作和其字面意思一样，就是去分析电路的timing。

为什么要用静态时序分析？

事实上，很多时候我们会用spice给定激励，使用动态的仿真来验证电路的功能，同时电路的timing也能分析出来。但是对于大规模的电路来说，spice的仿真速度会非常慢，因此动态仿真显然是不合适的。静态时序分析是针对电路中路径进行分析，无需给定实际的激励，因此被称为静态。

上图是数字电路设计流程的简单示意，STA可以在多个地方发挥作用。
主要的区别在于：
(1)before PR
A、STA是不考虑互连的
B、时钟也是理想的（no latency，no skew and no jitter）。
(2)after PR
A、STA中会引入到实际的互连信息
B、时钟树长好之后，会有真实的时钟树信息，时钟之间不再是理想的
C、考虑crosstalk

静态时序分析——概念（1）

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在STA中有很多比较重要的基本概念，下面选择一些来介绍。

1、传播延时
传播延时可以理解为输入输出延时，通常是input的50%电平到output的50%电平之间的延时。按照电平的跳变又被分为rise和fall。

2、transition time
transition是数字电路中一个非常重要的概念，表征了电平变化的速度。一般会根据标准单元库中的阈值设定来描述，例如

意味着，上升的transition time=10%电平到90%电平之间的延时

3、clock相关的概念
时钟是在数字电路中非常关键的一环，在后端中也是需要去做特殊处理的，即时钟树综合。

上图中，PLL的输出端是时钟源定义的位置，即为时钟产生的起点，经过clock buffer/clock inv pair之后到达寄存器（sink）。在后端工具中，时钟树的生长是从sink到root。
clock skew：是指不同sink的CK pin上的时钟路径延时差，在综合时是理想的。
clock latency：是指从clock source到sink的CK pin之间的时钟路径长度，在综合时是理想的。
理想时钟可以理解为：有一个阶跃信号来驱动cell，transition≈0。

set_clock_latency 2 [get_clocks CLK]
意味着上升下降延时都是2ns，可以用-rise / -fall 来单独指定

set_clock_uncertainty 0.2 -setup [get_clocks CLK]
set_clock_uncertainty 0.1 -hold [get_clocks CLK]
该命令用于给定一个余量，在该余量范围内可以容忍skew和jitter的偏差，还包括额外预留的余量。在时钟树生长完之后主要是对jitter的设定+预留余量。另外，对于hold检查，jitter是不造成影响的，所以设置的值相比setup更小一些。

4、时序弧
这里有两个很重要的概念：Timing Arc、Timing sense
A、Timing Arc
时序弧对于每个单元都是存在的，例如组合逻辑的输入与输出之间，时序逻辑的时钟到输出、时钟和数据之间。
B、Timing Sense
这个概念和时序弧是对应的，每一个时序弧会有一个timing sense，表征的是输入如何影响输出。

例如，在一个与门中，如果一个输入A为1，另一个输入B从0跳变到1，则输出Y也从0跳变到1；此时，B与Y之间的时序弧被称为positive unate，即输入对输出的影响是正向的。
在或非门中，则会出现一种negative unate arc（反向）；
在异或门中，会有一种non-unate arc（即输入输出是没有固定相位关系的）

抄的，当笔记的