STA笔记

1、clock skew偏差是两个或多个信号（可能是数据、时钟或两者）之间的时间差。例如，如果一个时钟树有500个端点，并且偏差为50ps，则表示最长路径和最短时钟路径之间的延迟差为50ps。图2-15显示了一个时钟树的示例。时钟树的起点通常是定义时钟的节点。时钟树的端点通常是同步元件（如触发器）的时钟管脚。时钟延迟是从时钟源到终点所需的总时间。时钟偏差是时钟树端点到达时间的差异

一开始的时候，让时钟树呈理想的状态，先修正数据路径的时序问题！理想状态下，时钟偏差为，可以用clock_latancy命令显示指定时钟树的延迟。
时钟周期抖动由所使用的时钟生成器的类型决定。不能避免
设置时钟不确定度也可用于模拟任何附加裕度。例如，设计师可以在设计过程中使用50ps的时间间隔作为额外的悲观情绪。此组件可以添加并包含在“设置时钟不确定性”命令中。一般来说，在实现时钟树之前，set_clock_unterminity命令用于指定一个值，该值包括时钟抖动加上估计的时钟偏移加上额外的悲观。

2、Min and Max Timing Paths

逻辑通过逻辑路径传播的总延迟称为路径延迟。这对应于沿路径通过各种逻辑单元和网络的延迟之和。通常，逻辑可以通过多条路径传播到所需的目标点。实际路径取决于逻辑路径上其他输入的状态。示例如图2-19所示。由于存在到目的地的多条路径，因此可以获得到目的地点的最大和最小定时。对应于最大定时和最小定时的路径分别称为最大路径和最小路径。两个端点之间的最大路径是延迟最大的路径（也称为最长路径）。
图2-19显示了触发器之间的数据路径示例。假设触发器UFF1和UFF3之间的最大路径是通过UNAND0、UBUF2、UOR2和UNAND6单元的路径。假设触发器UFF1和UFF3之间的最小路径是通过UOR4和UNAND6单元的路径。注意，在本例中，max和min是指触发器UFF3的D引脚的目的点。