7系列FPGA内部结构
文章平均质量分 93
介绍7系列FPGA内部结构。
Vuko-wxh
道阻且长 行则将至。
展开
-
FPGA - 7系列 FPGA内部结构之CLB -03- CLB相关原语以及应用
本文节选UG474的第二章,进行整理翻译。CLB资源被FPGA综合工具自动有效地使用,不需要任何特殊的FPGA专用编码。一些HDL编码建议和技术可以帮助优化设计以获得最大效率。原创 2023-05-07 16:43:20 · 2939 阅读 · 4 评论 -
FPGA - 7系列 FPGA内部结构之CLB -02- CLB功能详解
本文翻译自UG474第二章,主要对7系列FPGAs CLB结构进行详细介绍。这些细节对设计优化和验证很有帮助。原创 2023-05-06 14:17:27 · 2107 阅读 · 1 评论 -
FPGA - 7系列 FPGA内部结构之CLB -01- CLB资源概述
真6 输入查找表 (LUT) 技术双 LUT5(5 输入 LUT)选项分布式存储器和移位寄存器逻辑功能用于算术功能的专用高速进位逻辑用于有效利用的宽多路复用器CLB 是实现顺序电路和组合电路的主要逻辑资源。每个 CLB 元素都连接到一个开关矩阵,用于访问通用路由矩阵。CLB 元素包含一对切片。7 系列 FPGA 中的 LUT 可配置为具有一个输出的 6 输入 LUT,或配置为具有独立输出但公共地址或逻辑输入的两个 5 输入 LUT。每个 5 输入 LUT 输出可以选择在触发器中寄存。原创 2022-10-13 13:50:37 · 1119 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Memory Resources -03- 内置纠错功能
使用 72 位宽 RAM 中的额外 8 位,简单双端口模式下的 RAMB36E1 可配置为具有内置汉明码纠错功能的单个 512 x 64 RAM。该操作是透明的。在每次写操作期间会生成八个保护位 (ECCPARITY),并与 64 位数据一起存储到内存中。这些 ECCPARITY 位在每次读取操作期间用于纠正任何一位错误,或检测(但不纠正)任何双位错误。ECCPARITY 位在 WRCLK 的每个上升沿被写入存储器并输出到 FPGA 逻辑。ECCPARITY 输出位上没有可用的可选输出寄存器。...原创 2022-08-08 12:23:40 · 1115 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Memory Resources -02- FIFO资源
许多FPGA设计使用块RAM来实现FIFO。在7系列架构中,块RAM中的专用逻辑使您能够实现同步或双时钟(异步)FIFO。这消除了用于计数器、比较器或状态标志生成的额外CLB逻辑的需要,并且每个FIFO仅使用一个块RAM资源。...原创 2022-07-21 13:43:28 · 1732 阅读 · 1 评论 -
FPGA - 7系列 FPGA内部结构之Memory Resources -01- Block RAM资源
7系列的FPGA内部存储资源主要包括RAM、FIFO这些部分,本文主要节选自UG473第一章,介绍了7系列的FPGA内部的Block RAM资源。Xilinx 7 系列 FPGA 中的 Block RAM 可存储高达 36 Kb 的数据,可配置为两个独立的 18 Kb RAM 或一个 36 Kb RAM。 ...原创 2022-07-08 13:31:43 · 6041 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Clocking -04- 多区域时钟
本文节选UG472进行整理翻译,用于介绍时钟资源的跨多个时钟区域的时域说明和注意要点。7 系列 FPGA 中跨多个时钟区域的时钟和 I/O 互连逻辑不同于前几代赛灵思 FPGA 中的实现方式。 虽然时钟区域中 I/O 和逻辑资源的增加减少了跨越多个时钟区域的时钟信号的需求,但这些相同的宽 I/O 接口仍然需要能够在多个时钟区域中驱动互连和 I/O 逻辑 时钟区域。 ...原创 2022-07-02 13:46:35 · 2318 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Clocking -03- 时钟管理模块(CMT)
本文节选UG472的第三章,进行整理翻译,用于介绍7系列 FPGA的时钟管理模块的内部结构以及相关用法。本文介绍的CMT在FPGA开发设计中是比较重要的一个内容,因此文章篇幅也相对较长。原创 2022-07-01 21:03:45 · 1985 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Clocking -02- 时钟布线资源
本文节选UG472的第二章,进行整理翻译,用于介绍7系列 FPGA的时钟布线资源。7 系列 FPGA 具有多种时钟布线资源,可支持各种时钟方案和要求,包括高扇出、短传播延迟和极低偏移。 为了最好地利用时钟布线资源,您必须了解如何将用户时钟从 PCB 获取到 FPGA,确定哪些时钟布线资源是最佳的,然后通过使用适当的 I/O 和时钟缓冲器来访问这些时钟布线资源。......原创 2022-06-30 13:31:57 · 1707 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之Clocking -01- 时钟架构概述
本文节选UG472的第一章,进行整理翻译,主要用于介绍7系列的FPGA的时钟架构以及与前几代的FPGA的区别,并总结了时钟连接的相关使用方法。原创 2022-06-28 13:42:03 · 3004 阅读 · 2 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -09- 高级逻辑资源之IO_FIFO
本文节选UG471的第三章,进行整理翻译,用于介绍高级SelectIO逻辑资源内部的IO_FIFO资源。7系列器件在每个 I/O bank 中都有浅层 IN_FIFO 和 OUT_FIFO(统称为 IO_FIFO)。 尽管这些 IO_FIFO 是专门为内存应用设计的,但它们也可用作通用资源。 对于一般用途,所有输入和输出都通过互连路由。......原创 2022-06-25 18:44:25 · 1056 阅读 · 1 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -08- 高级逻辑资源之OSERDESE2
本文节选UG471的第三章,进行整理翻译,用于介绍高级SelectIO逻辑资源内部的OSERDESE2资源。7 系列器件中的 OSERDESE2 是专用的并串转换器,具有特定的时钟和逻辑资源,旨在促进高速源同步接口的实现。 ......原创 2022-06-24 13:27:44 · 2353 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -07- 高级逻辑资源之ISERDESE2
本文节选UG471的第三章,进行整理翻译,用于介绍SelectIO资源内部的ISERDESE2资源。输入串并转换器 (ISERDESE2) 和输出并串转换器 (OSERDESE2) 支持非常快的 I/O 数据速率,并允许内部逻辑运行速度降低 8 倍 比 I/O。7 系列 FPGA 中的 ISERDESE2 是专用的串并转换器,具有特定的时钟和逻辑功能,旨在促进高速源同步应用的实施。 ......原创 2022-06-21 13:33:12 · 5249 阅读 · 1 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -06- 逻辑资源之ODELAY
本文节选UG471的第二章,进行整理翻译,用于介绍SelectIO资源内部的ODELAY资源。输出延迟资源 (ODELAY) 在HR Bank 中不可用。每个 HP I/O 模块都包含一个称为 ODELAYE2 的可编程绝对延迟原语。ODELAY 可以连接到 OLOGICE2/OSERDESE2 块。 ......原创 2022-06-17 21:15:36 · 2485 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -05- 逻辑资源之OLOGIC
本文节选UG471的第二章,进行整理翻译,用于介绍SelectIO资源内部的OLOGIC资源。OLOGIC 块位于 I/O 块 (IOB) 旁边。 OLOGIC 是一个专用的同步块,通过 IOB 从 FPGA 发送数据。 OLOGIC 资源的类型是 OLOGICE2(HP I/O bank)和 OLOGICE3(HR I/O bank)。.........原创 2022-06-16 21:27:34 · 1224 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -04- 逻辑资源之IDELAY和IDELAYCTRL
本文节选UG471的第二章,进行整理翻译,用于介绍SelectIO资源内部的IDELAY资源和IDELAYCTRL资源。每个 I/O 模块都包含一个称为 IDELAYE2 的可编程延迟原语。 IDELAY 可以连接到 ILOGICE2/ISERDESE2 或 ILOGICE3/ISERDESE2 块。......原创 2022-06-15 13:00:00 · 4449 阅读 · 1 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -03- 逻辑资源之ILOGIC
本文主要翻译节选自UG471,主要对7系列FPGA SelectIO逻辑资源进行简要介绍,然后介绍了内部的SelectIO逻辑资源的ILOGIC 资源。原创 2022-06-13 23:00:00 · 2073 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -02- 源语简介
攻其事必先利其器,本文主要翻译节选自UG471,主要对7系列的xilinx FPGA IO资源的buffer源语进行简要说明,了解buffer的基本结构。Xilinx 软件库包含大量原语,以支持 7 系列 FPGA I/O 原语中可用的各种 I/O 标准。 以下通用原语都可以支持大多数可用的单端 I/O 标准。这八个通用原语都可以支持大多数可用的差分 I/O 标准:用作 7 系列设备输入的信号必须使用输入缓冲器 (IBUF)。 ............原创 2022-06-01 20:20:11 · 3705 阅读 · 0 评论 -
FPGA - 7系列 FPGA内部结构之SelectIO -01- 简介与DCI技术简介
FPGA的SelectIO就是I/O接口以及I/O逻辑的总称。Xilinx SelectIO支持电平标准多,除MIPI C-PHY电平(三电平标准)外,IO能直接对接3.3V以及3.3V以下基本所有电平标准,初步统计支持72种不同电平标准。同时在使用是经常需要根据具体的应用设计进行配置电平标准以及IO配置,本文节选翻译整理自UG471的第一章,对7系列的FPGA的SelectIO资源进行简要介绍以及数控阻抗 (DCI) 技术的介绍。.........原创 2022-06-01 13:21:43 · 7259 阅读 · 0 评论