FPGA/数字IC笔试知识库
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整理FPGA与IC求职笔试相关知识整理复习。
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道阻且长 行则将至。
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数字设计小思 - 谈谈非理想时钟的时钟偏差
在FPGA和ASIC设计中,时钟信号的好坏很大程度上影响了整个系统的稳定性,本文主要介绍了数字设计中的非理想时钟的偏差来源与影响。原创 2023-05-14 19:26:30 · 2341 阅读 · 2 评论 -
数字设计小思 - 谈谈复位那些事
本系列整理数字系统设计的相关知识体系架构,为了方便后续自己查阅与求职准备。在FPGA和ASIC设计中,对于复位这个问题可以算是老生常谈了,但是也是最容易忽略的点。本文结合FPGA的相关示例,再谈一谈复位。(本文长度约六千字,请耐心阅读,本人水平有限,如有纰漏与错误,欢迎留言讨论)原创 2023-05-09 09:21:58 · 2371 阅读 · 0 评论 -
数字设计小思 - D触发器与死缠烂打的亚稳态
在FPGA和ASIC设计中,D触发器是最常用的器件,也可以说是时序逻辑的核心,本文根据个人的思考历程结合相关书籍内容和网上文章,聊一聊D触发器与亚稳态的那些事。原创 2023-04-29 16:49:26 · 4079 阅读 · 1 评论 -
数字设计小思 - 谈谈时钟:数字系统的心脏
本系列整理数字系统设计的相关知识体系架构,为了方便后续自己查阅与求职准备。时钟作为数字系统中的“心脏”,其设计的质量好坏直接关乎整个系统的稳定性,本文主要介绍了数字设计中的常见的时钟产生电路和时钟类型,并进行相关分析简介。原创 2023-04-27 21:04:55 · 2094 阅读 · 0 评论 -
数字设计小思 - 谈谈Latch:组合与时序逻辑的桥梁
本系列整理数字系统设计的相关知识体系架构,为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中,避免使用Latch(锁存器)一直是个绕不开的话题,本文结合网上的文章,并根据示例介绍如何在实际设计中避免Latch。原创 2023-04-25 09:22:51 · 2894 阅读 · 2 评论 -
FPGA与数字IC求职知识准备 - 数字电路知识总结
本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点,用于求职的数电部分的知识准备,差缺补漏。原创 2023-01-10 01:01:36 · 2164 阅读 · 0 评论