Verilog知识专题
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Verilog
Vuko-wxh
道阻且长 行则将至。
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Verilog小练习- 看时序写代码--学习自测(完结篇)
写在前面战术性完结,后面有空找到比较好的练习再分享给大家,面会给出一些和之前类似的题目,大家可以根据自己的掌握情况进行自己动手尝试。大部分的题目都在前11道题中可以找到,仅仅更改了输出的位宽而已。大家自行练习。有疑问随时留言。十道自测题目分享01020304050607080910summarykeep going,大家继续加油鸭!!!...原创 2020-08-27 12:52:44 · 1067 阅读 · 0 评论 -
Verilog小练习- 看时序写代码(11--12)
写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。每次更新两题,根据难度会挑选一些进行讲解。题目11题目11答案类似前面10的设计,可以参考提供的三个版本这里只贴出状态机版本:module test11_2 ( input clk, // Clock input en1, // Clock Enable input rst_n, // Asynchronous reset active low output reg dout原创 2020-08-27 11:59:04 · 1748 阅读 · 0 评论 -
Verilog小练习- 看时序写代码(09--10)
写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。每次更新两题,根据难度会挑选一些进行讲解。题目09题目09答案题目和08类似module test09 ( input clk, // Clock input en1, // Clock Enable input rst_n, // Asynchronous reset active low output reg dout);wire add_cnt;wire end_原创 2020-07-13 17:25:29 · 1424 阅读 · 0 评论 -
Verilog小练习- 看时序写代码(07--08)
写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。每次更新两题,根据难度会挑选一些进行讲解。题目07题目07答案类似06的思路module test07 ( input clk, // Clock input en1, // Clock Enable input rst_n, // Asynchronous reset active low output reg dout);wire add_cnt;wire end_原创 2020-07-07 16:58:45 · 1117 阅读 · 0 评论 -
Verilog小练习- 看时序写代码(05--06)
写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。每次更新两题,根据难度会挑选一些进行讲解。题目05题目05答案这个题的思路挺像02和03(或者04)结合wire add_cnt;wire end_cnt;reg [ :0] cnt ;assign add_cnt = flag ==1; assign end_cnt = add_cnt && cnt== x-1; assign high_flag =原创 2020-07-05 23:53:16 · 1179 阅读 · 1 评论 -
Verilog小练习- 看时序写代码(03--04)
写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。每次更新两题,根据难度会挑选一些进行讲解。本次两个题目相似,注意计时器的计数停止位数即可题目 03题目 03答案always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt)原创 2020-07-04 17:04:24 · 1326 阅读 · 0 评论 -
Verilog小练习- 看时序写代码(01--02)
写在前面整理一些简单的根据时序图编写Verilog代码的实例,帮助新手学习,老手巩固。根据难度会挑选一些进行讲解。题目 01题目 01 答案always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt) cnt <= 0; else原创 2020-07-03 00:24:55 · 2985 阅读 · 11 评论 -
sublime text verilog-automatic插件使用方法
本文是sublime text verilog-automatic插件使用方法,仅仅作为本人使用查阅,附赠链接以及插件的github地址,经过不断试错和尝试,结合github上的说明,已经成功试错。后面会更新别的好用的高效开发插件教程。原创 2020-07-04 23:33:17 · 4014 阅读 · 0 评论 -
Verilog——if语句的优先级问题
一、有优先级的if语句if..else if.. else if … …else..语句中是有优先级的,第一个if具有最高优先级,最后一个else优先级最低。Quartus综合出的RTL图认为,最高优先级的电路靠近电路的输出,输入到输出的延时较短;最低优先级的电路远离输出端,输入到输出的延时较长。module single_if_late(A, C, CTRL_is_late, Z);...转载 2019-09-27 10:07:54 · 3080 阅读 · 0 评论 -
FPGA-Verilog的书写规范格式
代码规范有利于在项目和工程中的维护,养成习惯对后期的工作学习会有很大的帮助!下面就看下各个情况的规范书写格式是什么1.时序逻辑的规范写法: always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin tmp_init<=1'b0; end...原创 2018-10-23 18:03:32 · 2704 阅读 · 0 评论 -
FPGA-近日工作总结
工作概述:1)看《电子技术基础》和《fpga数字逻辑设计》学习数字电路的组合逻辑部分,卡诺图的化简和降维法。2)复习加法器,全加器,译码器,编码器,数据选择器,数值比较器,巩固这些组合逻辑的工作原理以及用verilog在ISE的实现。3)看《verilog基本语法》学习和巩固verilog的基本语法。 1.摘抄: 组合电路某一时刻的输出仅与该时刻的输入有关,而...原创 2018-10-07 23:30:59 · 548 阅读 · 0 评论 -
FPGA-verilog简单讲解
信号类型reg&wire 在程序中需要定义信号类型,一般分为reg(寄存器型)和wire(线型)两种,下面将以一张图来阐明:作为input或inout的信号端口只能是wire型,而作为output的信号端口则可以是wire型或者reg型。reg定义的信号通常会被综合成一个寄存器(rigister),但有一个前提,就是reg信号必须是在某个特定信号边沿敏感触发的always...原创 2018-09-23 11:32:11 · 1591 阅读 · 0 评论 -
Verilog读书笔记---数据类型、系统任务、`define、parameter、localparam三者的区别
本文目的主要梳理之前学习Verilog的疏漏内容,系统了解Verilog语法。Verilog的数据类型:Verilog有两组主要的数据类型:网络数据类型(Net Data Type)和寄存器数据类型(Register Data Type)。其他的数据类型有:事件(Event)、参数(Parameter)和范围(Specparam)以及其他数据类型。Verilog还是用强度值来解决数字电路中...原创 2020-03-02 18:20:17 · 1618 阅读 · 0 评论