Verilog-@( * )

最新推荐文章于 2024-06-16 17:53:12 发布
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电平触发的 always 块常常描述组合逻辑行为。

 

如果组合逻辑块语句的输入变量很多，那么编写敏感列表会很烦琐并且容易出错。

@( * )表示对后面语句块中所有输入变量的变化都是敏感的,当敏感信号较多时，使用此方法比较推荐

letusiji
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