verilog一些语法

1、逻辑移位与算术移位

右移位数不变，左移扩充位数

逻辑移位：>>,<<，不考虑符号

reg  [7:0]  a ,b;

a=8'b1100_1101;

b= (a >>1);

b :8'b0110_0110

算术移位：>>>,<<<,考虑符号位

reg signed  [7:0]  a ,b;

a=8'b1100_1101;

b= (a >>1);

b :8'b1110_0110

 

2、缩减运算符

&、~&、|、~|、^、~^（^~）

 

3、等于与全等于

==、！= ：逻辑等式运算符。其结果由 两个操作数的值决定。由于操作数中某些位可能是不定值x和高阻值z,结果可能为不定值x

===、！==：对操作数进行比较时对某些位的不定值x和高阻值z也进行比较,两个操作数必需完全一致，其结果才是1，否则为0 

4、高阻

12'dz               //位宽为12的10进制数，其值为高阻值（形式一）

12'd?               //位宽为12的10进制数，其值为高阻值（形式二）

5、负数

在位宽前面加一个减号，减号必须在数字定义表达式的最前面

-8'd5               //代表5的补数（采用8位二进制表示）