- 博客(47)
- 收藏
- 关注
RSS订阅原创 时序逻辑电路——序列检测器
序列检测器指的就是将一个指定的序列（以‘10010’为例）从数字码流中识别出来，是一个经典的数字电路实例，也是数字IC和FPGA笔试面试中常考的知识点。常考的题目类型有以下特点，可能取其一类型进行拷打，也可能多个类型进行结合。比如说输入非连续且并行输入，最终需要提取出某个非重叠序列。以牛客上比较简单的题目。
2025-04-18 17:26:12
642
原创 Redhat的yum源出错——如何将yum源换成阿里云Centos源
为什么redhat的yum源要更换？原因如下，未换yum源的redhat系统，执行yum指令时候会提示需要进行注册，yum源是收费的。解决方案有两种，一种是在redhat官网进行注册，另外一种是使用免费的CentOS的yum源来替代。下面将介绍更换源的方法。
2024-10-12 15:23:25
1205
2
原创 vim/gvim基本操作
文章目录常用操作文件的复制粘贴删除文件加密设置行号分行显示大小写排序替换列操作（块操作）文件跳转文件保存退出缩进常用操作指令功能:f查看当前文件名:pwd查看当前路径ctr+d查看当前目录下的文件，':u’退出/s查找并高亮显示,'s’是需要高亮的内容，/s\>指的是以s结尾，“\<”开头u撤销:10行数跳转，跳转到第10行文件的复制粘贴指令功能y复制选择的内容yaw复制光标当前所在的单词，
2024-08-26 19:32:49
361
原创 Linux基础指令
文章目录常用操作文件操作——file operation查看文件内容拷贝文件文件的移动和重命名模式匹配文件查找文件打包和压缩安装rpm包——install rpm package重定向和管道重定向管道进程管理——process manage打印系统信息——system info网络信息——network info快捷键——hot key常用操作指令功能manmanual，查看指令用法clear清空终端history输出历史命令文件操作——file opera
2024-08-26 16:20:44
1035
原创 DC入门篇——read和analyze&elaborate的区别
DC读入设计文件有两种方式，一是read指令，二是 analyze&elaborate的组合。下文将介绍两者的异同。
2024-06-11 20:10:56
2980
原创 Verilog语法——按位取反“~“和位宽扩展的优先级
在Verilog中“~ ”按位取反的优先级是最高的，但是在等式计算时，有时候会遇到位宽扩展，此时需要注意的是位宽扩展的优先级高于“~”。
2024-04-08 23:04:43
1838
原创 python代码出现segmentation fault和 Process finished with exit code 139
python代码出现segmentation fault和 Process finished with exit code 139
2024-03-05 10:11:31
2404
2
原创 位宽计算的Verilog设计
在systermverilog中可以利用$clog2()函数来计算一个数据的位宽，但是Verilog中没有这个函数。可使用以下function在Verilog中实现$clog2()的功能。
2024-02-26 20:13:25
386
原创 DC问题——脚本运行失败
问题是在更换脚本运行DC的时候出现的，提示找不到脚本文件。Error:could not open script file "run.tcl".
2024-01-26 10:18:38
921
原创 VLSI基础——D触发器
D触发器不是一步产生的，了解D触发器的实现过程是最为重要的。首先为了让电路具有记忆功能，引入了双稳态电路结构；为了能控制记忆的状态，加入了控制端口，双稳态电路变成了RS锁存器；为了消除非法态和控制系统工作，加入了门控信号，RS锁存器变成了D锁存器；为了实现边沿敏感，采用两级D锁存器结构，实现了最终的D触发器。最后为了减少MOS管的使用，采用传输门的结构实现D触发器。
2023-12-14 09:37:05
1565
2
原创 FIFO的Verilog设计（三）——最小深度计算
在实际使用FIFO时，需要考虑FIFO的深度如何设置，如果深度设置不当，可能会出现资源浪费或者数据丢失等情况。下面将简要介绍FIFO的最小深度如何计算。
2023-12-12 23:19:27
2007
原创 FPGA的Verilog设计（二）——异步FIFO
在上篇文章同步FIFO中简要介绍了FIFO的基本概念以及同步FIFO的实现。本篇文章将重点介绍异步FIFO的工作原理以及硬件实现。
2023-12-08 10:59:29
2486
3
原创 二进制转格雷码的Verilog设计
格雷码累加每次变化只变化一位，是跨时钟域处理中经常采用的编码方式，能有有效降低亚稳态发生的概率。当读地址由4'b0111向4'b1000变化时，所有位都需要变化，如果写时钟恰好在地址变化时采样，写时钟得到的读地址是不确定的（为0000~1111中任意一个），因此为了降低该亚稳态的发生概率，地址采用格雷码编码。格雷码每次只变化一位，可以有效降低亚稳态的发生概率，同时单bit又可以采用打两拍的方法再次降低亚稳态发生的概率。
2023-12-07 11:41:32
578
原创 FIFO的Verilog设计（一）——同步FIFO
FIFO在系统设计中被广泛应用，但是大多时候使用X家和A家封装的IP核，为了更好的理解FIFO工作原理并且为了方便在不同厂商工作环境之间移植，自己编写一个FIFO IP也是不错的选择。下面将介绍同步FIFO的工作原理和Verilog实现。
2023-12-06 17:14:37
2233
1
原创 RAM的verilog设计
RAM是用一块memory和外围的读写控制电路组成。在FPGA中RAM可分为分布式RAM（distributed ram，消耗lut资源）和块RAM（block ram，消耗BRAM资源）。
2023-12-06 15:39:47
1389
1
原创 DC综合入门篇——脚本操作
数字IC前端常用的综合工具是Synopsys的DC（Design Compiler）。虽然大多数情况下是使用脚本进行操作，但是干巴巴的脚本命令对于初学者来说无疑是天书，因此我觉得有必要对DC的图形化操作有一定的了解，这也能增加工程师对脚本命令的理解。在上篇文章《DC综合入门篇——图形化操作》中已经简要介绍了DC图形化界面的使用，
2023-12-02 15:30:14
10958
3
原创 DC综合入门篇——图形化操作
数字IC前端常用的综合工具是Synopsys的DC（Design Compiler）。虽然大多数情况下是使用脚本进行操作，但是干巴巴的脚本命令对于初学者来说无疑是天书，因此我觉得有必要对DC的图形化操作有一定的了解，这也能增加工程师对脚本命令的理解。
2023-12-01 17:40:51
5114
5
原创 Vivado仿真技巧——图像仿真
在进行FPGA设计时利用仿真工具进行逻辑仿真是不可避免的一个过程，仿真工具（常见的就是Vivado自带的仿真工具以及Modelsim）倒是大同小异。在波形仿真时，单纯使用initial生成信号是完全不够的，特别是在进行图像仿真的时候，我们总不能用initial生成一张图片。下面将介绍一下图像仿真技巧之一，利用VGA时序将图片输入到图片处理模块当中。
2023-11-01 19:59:20
2792
11
原创 zynq读写SD卡之BMP格式转换问题
本次问题是在zynq进行SD卡读写的使用碰到的。情形如下：zynq的PS端从SD卡读bmp图片再写入到SD卡中。在读取bmp图片的头文件的时候发现数据不对，后来发现直接改文件后缀名不能改变头文件，需要进行其他格式转换才可以。检查了半天代码，最后检查文件头格式和数据才发现是图片转换的问题————泪目。
2023-10-20 20:56:58
239
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人