原理图检查套路一（连载）

原理图检查套路一

作为一个十多年硬件开发的工程师，原理图审查是基本功的提现，也是一项非常重要的技能。除了细心，多查阅资料外，是否有一些套路可以总结下，供大家参考？如下我总结了一些经验供大家讨论。

第一，原理图框架检查

比如检查需求是否被合理实现，关键器件的选型是否合理，上电时序，时钟拓扑结构，i2c链路拓扑等等。第一步检查更侧重全局框架的检查，器件选型，也是最重要的检查环节。

第二，高速总线的互联

内存总线

1，比如DDR，LPDDR，GDDR等，一般情况下DDR的同一组byte内允许data swap。
2，内存phy时钟的一般需要做端接匹配。

PCIE总线

1，PCIE bus AC couple电容容值选择，比如PCIE GEN3/4/5都使用220NF的电容。
2，注意PE_REFCLK时钟模式，一般clock generator支持LVDS，LVPECL，LP_HCSL等电平输出，注意使用这些逻辑电平时候需要匹配不同的电路。比如HCSL属于电流型输出，需要在源端对地端接50ohm电阻，保证输出回路；而LPHCSL属于电压型输出，源端可以不用对地端接电阻。
3，注意PERST复位信号的解复位时间，按照PCI-SIG spec需要满足，在REFCLK稳定后至少100us，电源稳定后至少1ms delay后解复位。