【数集电路设计部分】

第五章 CMOS反相器

5.1 引言

主要讨论静态CMOS反相器

5.2 静态CMOS反相器——直观综述

1、输出高电平和低电平分别为VDD和GND。换言之，电压摆幅等于电源电压。因此噪声容限很大。
2、逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。具有这一特点的门称为无比逻辑。它不同于有比逻辑，在有比逻辑中逻辑电平是由组成逻辑的晶体管的相对尺寸来决定的。
3、 稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路。因此一个设计良好的CMOS反相器具有低输出阻抗，这使它对噪声和干扰不敏感。
4、CMOS反相器的输入电阻极高，因为一个MOS管的栅实际上是一个完全的绝缘体。由于反相器的输入节点只连到晶体管的栅上，所以稳态输入电流几乎为零。
理论上，单个反相器可以驱动无穷多个门（或者说具有无穷大的扇出）而仍能正确工作但是增加扇出也会增加传播延时。尽管扇出不会对稳态特性有任何影响，但它使瞬态响应变差。
5、 在稳态工作情况下电源线和地线之间没有直接的通路（即此时输入和输出保持不变）。没有电流存在（忽略漏电流）意味着该门并不消耗任何静态功率。

传播延时 = 电容电阻

5.3 静态特性

1、开关阈值
2、噪声容限
3、稳定性

5.4 动态特性

1、一堆电容
2、传播延时：减小Cl，增加晶体管的宽长比，提高VDD

5.5 功耗、能量和能量延时
…

第六章 CMOS组合逻辑门的设计

6.1 引言

6.2 静态CMOS设计
1、互补CMOS
概念//静态特性（三种数据输入模式）//传播延时（RC）：晶体管尺寸，大扇入电路，关键信号，重组逻辑结构//功耗：动态或虚假翻转//降低开关活动性的设计技术
2、有比逻辑
3、传输管逻辑
基本概念//差分传输管逻辑//传输门

6.3 动态CMOS设计
1、动态逻辑：基本原理
预充电//求值
2、速度与功耗
3、信号完整性问题
电荷泄露//电荷分享//电容耦合//时钟馈通
4、串联动态门：多米诺逻辑

6.4 设计综述

第七章 时序逻辑电路设计

7.1 引言
时序电路的时间参数
存储单元的分类：前后台存储器、动静态存储器、锁存器寄存器
7.2 静态锁存器和寄存器
1、双稳态原理
2、多路开关型锁存器
3、主从边沿触发寄存器
4、低电压静态锁存器
5、静态SR触发器
7.3 动态锁存器和寄存器
7.4 其他类型寄存器