Systemverilog实现参数化的Round-Robin Arbiter Tree 本篇内容涉及的rtl代码为开源组织PLUP的common cell仓库中的源代码，本文只是对其进行些许解读。源码链接如下：[
超标量处理器设计——第十章_提交 一条指令到达流水线提交阶段不一定代表该指令一定是正确的.由于分支预测失败和异常的存在, 处于完成状态的指令很可能还会从流水线中抹除只有在这条指令之前进入流水线的所有指令都退休了, 且该指令也处于完成状态, 它才能退休离开流水线提交阶段的一个重要任务就是处理精确异常, 所谓精确异常, 就是异常之前的指令都已经完成, 其后的指令都不应该改变处理器状态.一个N-way超标量处理器, 每周期最少可取N条指令送人流水线, 所以每周期至少也要将N条指令退休, 才能保证流水线不堵塞。
超标量处理器设计——第四章_分支预测 最广泛使用的预测技术就是两位饱和计数器的分支预测器有四个状态,如下图:状态机在饱和时需要连续两次预测失败才会改变预测结果相当于一个去抖电路可以使用格雷码减少翻转降低功耗每一个PC都会对应一个两位饱和计数器, 但是这样对于32位的PC长度来说, 全部分配一个显然是不现实的, 因此通常用PHT, 如下图:PHT (Pattern History Table)是一个表, 存放PC值的一部分对应的两位饱和计数器的值.PHT只用PC的k位来寻址, 以降低表项个数PC值的k部分相同的两条指令会对应PHT的同一个表项,
Quartus 调试笔记 Quartus 调试笔记@(verilog)最近忙于芯片跟测试FPGA联调，解锁了不少quartus的用法，在此记录一下备忘。文章目录Quartus 调试笔记一. modelsim 联仿1. tb文件创建2. modelsim联仿环境二. modelsim - quartus 动态调试仿真三. quartus-modelsim仿真ROM注意事项四. SignalTap 使用一. modelsim 联仿1. tb文件创建Processing — Start — Start testbenc
面试题 - 二输入比较器实现排序算法 面试题 - 二输入比较器实现排序算法@(数字集成电路基础)1. 问题描述给定8个数，以及若干二输入的比较器（可以将两个输入排序）。要求在单周期内实现8个数的排序，并使用最少的比较器个数。（乐鑫）（距离面试已经过了很久，抽空整理一下当时的题目）2. 问题解析乍一看，排序算法，这不是个算法题么，将8个数排下序，脑子里最先出来的是什么冒泡，选择，插入排序…赶紧打住，我们现在在讨论电路，不要走错片场了。实际上题目限定了二输入的比较器，所以方向很明确，现在已经有二输入排序模块，我们要用这个二输入的模块
Verilog -- 序列发生器的设计 Verilog – 序列发生器的设计@(verilog)文章目录Verilog -- 序列发生器的设计1. 题目2. 思路1 - 状态机实现3. 思路2 - 移位寄存器实现4. 思路3 -- 计数器+组合逻辑1. 题目产生序列信号11010111至少需要几级触发器？2. 思路1 - 状态机实现最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发器，因此至少需要log2(序列长度)log_2(序列长度
VIM插件 -- 自动生成verilog module的testbench VIM插件 – 自动生成verilog module的testbench@(VIM)文章目录VIM插件 -- 自动生成verilog module的testbench1. 动机2. 代码3. 使用方法4. 效果5. 说明1. 动机软件语言都有各自好用的IDE，各种自动补全，高亮，语法检查。而苦逼的ICer大多还操着远古时期的VIM写着verilog。也是，硬件语言本身就小众，即使是xilinx, altera等大厂的vivado, quartus等大牌软件，自带的代码编辑器也不是很友好。好在号称编辑
数字集成电路 -- 各种计数器简介 数字集成电路 – 各种计数器简介@(知识点汇总)文章目录数字集成电路 -- 各种计数器简介1. 环形计数器2. 扭环形计数器3. 线性反馈移位寄存器4. 行波计数器1. 环形计数器https://wenku.baidu.com/view/73ec140bba1aa8114431d945.html N个寄存器构成的环形计数器，状态数：N 2. 扭环形计数器https://wenku.baidu.com/view/73ec140bba1aa8114431d945.htmlN个寄存器构
Verilog -- 并行2bit输入序列检测器 Verilog – 并行2bit输入序列检测器@(verilog)乐鑫2020笔试题：描述：模块输入口是并行的2bit，实现对(1011001)2(1011001)_2(1011001)2的序列检测，输入数据顺序为高位2bit先输入，当检测到序列时输出一拍高电平脉冲，用verilg描述。方法一：状态机采用状态机描述，先列出状态转移表，跟单bit输入不同的是，这里的输入是并行的2bit：state\input0001101100110110101
工具/插件 -- CACTI:一种Cache/Memory分析工具 工具/插件 – CACTI:一种Cache/Memory分析工具@(工具/插件)文章目录工具/插件 -- CACTI:一种Cache/Memory分析工具1. 简介2. 使用最近发现了一种可以评估DRAM访存功耗的工具，对于需要分析片外存储（DRAM）的访存功耗以及延时的设计比较有用，例如：深度学习加速器设计。1. 简介CACTI是一种分析工具，它接受一组 Caches/Memory参数作为输入，并计算其访存时间、功耗、周期时间和面积。目前更新到7.0版本，并且支持下面几种Memory的分析：
论文笔记 -- Communication Lower Bound in Convolution Accelerators 卷积加速器中的通信下界 论文笔记 – Communication Lower Bound in Convolution Accelerators 卷积加速器中的通信下界@(论文笔记)文章目录论文笔记 -- Communication Lower Bound in Convolution Accelerators 卷积加速器中的通信下界1. 目的2. 背景2.1 卷积循环以及复用方法2.2 相关工作的局限a. 单一数据流方法b. 多数据流方法c. 设计空间探索方法d. 其他工作2.3 准备工作：红蓝卵石游戏（Red-blue P
Verilog -- 任意整数除以三求商和余数 Verilog – 任意整数除以三求商和余数@(verilog)文章目录Verilog -- 任意整数除以三求商和余数1. 问题简介2. 思路3. 代码1. 问题简介问题：输入一个16bit的数，现在要求它除以3得到的商和余数，如何优化？来源：@笑着刻印在那一张泛黄 提供，面试真题。2. 思路一开始联想到之前写过的另一篇博文序列模三检测器，但是这只能解决余数的问题，没法得到商。后面的想法是直接使用任意整数除法器来实现，由于除数是3，比较特殊，实际上除3只需要考虑三个序列，也就是11，10
Verilog -- 改进的Booth乘法（基4） Verilog – 改进的Booth乘法（基4）@(verilog)文章目录Verilog -- 改进的Booth乘法（基4）1. 背景2. 原理3. 算法实现4. Verilog 代码1. 背景之前已经介绍过Booth乘法算法的基本原理以及代码，实际上之前的算法是基2的booth算法，每次对乘数编码都只考虑两位。因此在实际实现时往往效率不高，考虑最坏情况，使用基2的booth算法计算两个8位数据的乘法，除了编码复杂，计算时需要累加8个部分积，可见最坏情况跟普通阵列乘法器需要累加的部分积个数一样，因
Verilog -- 求两数最大公因数(gcd)和最小公倍数(lcm) Verilog – 求两数最大公因数和最小公倍数@(verilog)文章目录Verilog -- 求两数最大公因数和最小公倍数1. 原理简介1.1 辗转相除法求公因数1.2 最小公倍数求法2. 代码实现1. 原理简介1.1 辗转相除法求公因数求最大公因数的常用算法为辗转相除法，又被称为欧几里德（Euclidean）算法， 是求最大公约数的算法。辗转相除法首次出现于欧几里得的《几何原本》（第VII卷，命题i和ii）中，而在中国则可以追溯至东汉出现的《九章算术》。两个数的最大公约数是指能同时整除它们
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