硬件
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qtxzh
这个作者很懒,什么都没留下…
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一个简单的 RISC-V CPU 设计与实现
RISCV五级流水CPU设计补充说明原创 2022-10-02 22:28:10 · 2938 阅读 · 0 评论 -
RISCV五级流水CPU设计
RISCV五级流水CPU设计代码流水线设计取指译码执行ALU地址生成访存回写转发部件冒险检测Cache代码所有代码已上传至我的github,欢迎访问。代码仍在施工中。流水线设计寄存器取指译码执行访存回写pc_reg↗→↘inst_reg↗↘rd_reg↗→→↘rs1_imm_reg↗↘rs1_reg↗↘rs2_reg↗→↘imm_reg↗↘alu_reg原创 2021-05-16 15:38:39 · 6182 阅读 · 0 评论 -
RocketChip
文章目录LazyModuleBareSubsystemBaseSubsystemRocketSubsystemExampleRocketSystemConfigLazyModuleRocketChip中所有电路模块都是LazyModule的子模块。BareSubsystemBareSubsystem是所有子系统类层次的根。BareSubsystem在LazyModule的基础上混入了BindingScope来支持设备树的生成。BaseSubsystemBaseSubsystem是一个尚未添加外原创 2020-08-22 20:45:46 · 445 阅读 · 0 评论