一个简单的 RISC-V CPU 设计与实现

已于 2022-10-02 22:29:59 修改
阅读量3k 收藏 28
点赞数
分类专栏： 硬件 文章标签： risc-v fpga开发
于 2022-10-02 22:28:10 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_41871524/article/details/127147112
版权
本文详细介绍了RISC-V CPU的设计与实现过程，包括RV32I、RV64I、M整数乘除扩展和C压缩指令集。使用Verilog进行硬件描述，涉及流水线设计、中断处理、CSR寄存器以及控制信号的生成。通过参考多个开源项目和官方文档，为读者提供了一个理解RISC-V架构和实现的全面指南。
摘要由CSDN通过智能技术生成

一个简单的 RISC-V CPU 设计与实现

一个简单的 RISC-V CPU 设计与实现

之前写的RISCV五级流水CPU设计不够详细，本篇算是一个补充。

RISC-V 指令集介绍

  • 除压缩扩展外，所有指令均为32bits长
  • 压缩扩展指令为16bits长

RV32I 基础整数指令集

  • 32个32bits通用寄存器，x0 - x31
    • x0 零寄存器 zero
    • x1 返回地址 ra
    • x2 栈指针 sp
    • x3 全局指针 gp
    • x4 线程指针 tp
    • x5 - x7 临时寄存器 t0 - t2
    • x8 保存寄存器 s0 帧指针 fp
    • x9 保存寄存器 s1
    • x10 - x17 参数寄存器 a0 - a7
    • x18 - x27 保存寄存器 s2 - s11
    • x28 - x31 临时寄存器 t3 - t6
  • 32bits的PC寄存器
    在这里插入图片描述
  • 4类/6种指令类型
    • 用于寄存器-寄存器操作的R型
    • 用于寄存器-立即数操作的I型
    • 用于STORE操作的S型
      • 用于分支操作的B型
    • 用于立即数操作的U型
      • 用于跳转操作的J型
        在这里插入图片描述
  • 整数计算指令
    • I型指令
      • ADDI 相加指令
      • SLTI[U] (无符号)比较指令
      • ANDI、ORI、XORI 逻辑运算指令
      • SLLI、SRLI、SRAI 逻辑和算数位移指令
    • U型指令
      • LUI 加载立即数高20位
      • AUIPC 令PC增加立即数高20位并将结果存入寄存器
    • R型指令
      • ADD
      • SLT[U]
      • AND、OR、XOR
      • SLL、SRL、SRA
      • SUB 相减指令
  • 控制转移指令
    • I型指令
      • JALR JAL的寄存器寻址版本
    • J型指令
      • JAL 跳转并将下一指令地址存入寄存器
    • B型指令
      • BEQ、BNE 相等/不相等跳转
      • BLT[U] (无符号)小于跳转
      • BGE[U] (无符号)大于等于跳转
  • 访存指令
    • I型指令
      • LW、LH[U]、LB[U]
    • S型
最低0.47元/天 解锁文章
qtxzh
关注
  • 0
    点赞
  • 踩
  • 28
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
src_基于RISCV的流水线CPU设计_ricsv_五级流水线_源码
10-02
本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。
HDL4SE：软件工程师学习Verilog语言（十六）
m0_56903617的博客
09-03 528
16 实用化的RISC-V CPU 前面我们在FPGA开发板上实现了一个RISC-V的CPU，可以跑工具链编译出来的应用。然而感觉没有实用性，本次我们对CPU的设计做一些总结性的讨论，然后对这个RISC-V的CPU核进行改造，减少它的指令执行周期，增加一个外部设备，提供一个交互式的软件，让它可以用在一些FPGA的应用项目中。 16.1 CPU设计的一些问题 CPU，或者外推一下，包括DSP，GPU以及一些专用芯片中的处理器，其实称之为可编程通用状态机，可能更加贴切一些，后面还是用CPU来指称了。CPU设计其
基于FPGA的RISC_V五级流水设计---冒险问题
weixin_47112871的博客
07-10 703
通过前面的设计，一个RISC_V的雏形就出来了，但是五级流水就会产生数据冒险，需要前递和冒险检测，并且为了提高性能进行分支缩减。前递主要解决当前指令给某个寄存器写入数据，而紧挨着的下二条指令刚好用到了该寄存器，就会导致数据不能正确得到，为了解决此问题我们使用前递单元进行判断，并使用两个数据选择器选择输入给alu的数据，从而解决该问题。 冒险检测单元 冒险检测单元主要解决若当前指令为ld指令，而下一条指令当好用到了ld指令的目标寄存器，就会发送冒险，此时由于数据并不能通过前递来解决，需要流水线停顿一个时钟周期
从零认识cpu之RISC-V架构（四）构建一个多周期CPU详细教程（1）
最新发布
weixin_47138614的博客
06-19 958
本文章参考书籍：Digital Design and Computer Architecture RISC-V Edition32位RISC-V指令集：因为本文章构建的cpu仅用来学习和理解risc-v架构，因此并没有包括所有指令，仅基于部分指令集。关于指令的含义，可以参照上图。和构建单周期cpu的思路一样，我们将cpu分为数据路径模块和控制单元模块。
从零开始设计RISC-V处理器——五级流水线之控制器的设计
qq_45677520的博客
02-07 8136
系列文章目录 （一）从零开始设计RISC-V处理器——指令系统 （二）从零开始设计RISC-V处理器——单周期处理器的设计 （三）从零开始设计RISC-V处理器——单周期处理器的仿真 （四）从零开始设计RISC-V处理器——ALU的优化 （五）从零开始设计RISC-V处理器——五级流水线之数据通路的设计 （六）从零开始设计RISC-V处理器——五级流水线之控制器的设计 （七）从零开始设计RISC-V处理器——五级流水线之数据冒险 （八）从零开始设计RISC-V处理器——五级流水线之控制冒险 （九）从零开始设
RISC-V指令集架构------RV32C压缩指令集
qq_38798111的博客
03-24 4457
RV32C是RISC-V架构中的一种指令集，其设计目标是提供高效的指令压缩技术，同时保持RISC-V架构的简洁和灵活性。它是RISC-V架构中的一个重要的扩展，为嵌入式系统和低功耗设备提供了方便和支持。基于32位寄存器的RISC-V架构，同时增加了压缩指令集（C），可以将32位指令压缩为16位或更短的指令，从而减少指令存储和传输的开销，提高指令的缓存效率，同时降低功耗和成本。
“人生若只如初见”——RISC-V
changan_nanfeng的博客
05-09 1850
提起RISC-V,我们不得不提的一个词便是指令集架构(ISA)。 那么，何谓“ISA”，ISA可以称得上是CPU的灵魂，有时简称为“架构”或者称为“处理器架构”。 上图对ISA做了一个详细的描述，这里便不再赘述。 有了指令集架构，便可以使用不同的处理器硬件实现方案来设计不同性能的处理器。处理器的具体硬件实现方案称为微架构(Microarchitecture)。 RISC-V(英文读作“risk-five”),是一种全新的指令集架构。RISC-V架构主要由美国加州大学伯克利分校的几名教授于201.
RISCV五级流水CPU设计
qtxzh的博客
05-16 6405
RISCV五级流水CPU设计代码流水线设计取指译码执行ALU地址生成访存回写转发部件冒险检测Cache 代码 所有代码已上传至我的github，欢迎访问。 代码仍在施工中。 流水线设计 寄存器 取指 译码 执行 访存 回写 pc_reg ↗ → ↘ inst_reg ↗ ↘ rd_reg ↗ → → ↘ rs1_imm_reg ↗ ↘ rs1_reg ↗ ↘ rs2_reg ↗ → ↘ imm_reg ↗ ↘ alu_reg
RISC-V CPU设计
01-04
1. **指令集**: RISC-V ISA定义了一套精简的指令集，每个指令通常只执行一项简单操作，以减少指令解码和执行的复杂性，提高执行效率。 2. **流水线技术**: RISC-V CPU通常采用多级流水线，将指令执行过程分为取指、...
机组大作业：基于RISC-V架构的45条指令单周期CPU设计
01-20
在本机组大作业中，我们将深入探讨基于RISC-V架构的单周期CPU设计。RISC-V，全称为“Reduced Instruction Set Computer - Version 5”，是一种开放源代码的指令集架构，旨在提供简单、高效且可扩展的计算平台。这个...
基于 Logisim 的 RISC-V 处理器设计（单周期）
05-30
在本文中，我们将深入探讨如何使用 Logisim 设计一个基于 RISC-V 架构的单周期处理器。RISC-V 是一种开放源码指令集架构（ISA），它以简洁、高效和可扩展性著称，已被广泛应用于各种嵌入式系统、物联网设备以及高...
教ni设计CPU—RISC-V处理器篇.zip
08-08
RISC-V是一种开放源码的指令集架构（ISA），它旨在提供简单、高效且可扩展的设计，使得开发者能够根据需求定制处理器。本教程将带你深入了解RISC-V处理器的设计原理及其应用。 RISC（精简指令集计算机）的概念起源...
RISC-V-指令集及简单实现-计算机体系结构.ppt
12-06
RISC-V指令集及简单实现-计算机体系结构 计算机体系结构是计算机科学和技术的核心组成部分，涉及到计算机系统的设计、实现和优化。计算机体系结构可以分为多个层次，包括指令集架构（ISA）、微体系结构、系统互连和...
RISC-V常用指令总结（附完整PDF）
weixin_42302660的博客
02-10 7684
在设计CPU的过程中，整理了RISC-V指令集，方便在设计和使用CPU的时候查询。 链接：https://pan.baidu.com/s/1q9ttXjjx2mJsTvg2ZJgjiQ 提取码：72xa CONTENT CONTENT Revision History 1 Register File 1.1 GPR 1.2 FGPR 1.3 Vector Registers 1.3.1 Vector CSRs 1.3.1.1 Vector type register (vtype) .
基于FPGA的RISC_V五级流水设计----初章
weixin_47112871的博客
07-10 1309
RISC_V设计 RISC_V是现在非常火的一种新处理器架构，而RISC_V指令系统是开源的，其开源化的发展相比与ARM更加受到人们青睐。我的这次设计参考**计算机组成与设计（Risc_v)**一书.risc_v有32位和64位，有单周期和流水线。我这次设计是32位五级流水。 确定指令集系统 完整的指令非常多，而我们初学者只需要把每个类型的指令包含即可。大致有R型、I型、S型、SB型、U型、UJ型等。 指令格式可以参考上图。 指令的操作码参考可以看上图。 RISC_V架构 单周期的处理器是没有灵魂的，流
Riscv五级流水线32位cpu，systemverilog编写，指令集rv32i，支持数据前递，csr寄存器与中断控制器，可跑通dhrystone测试
fTQvliYZ的博客
11-06 797
本CPU的设计使用SystemVerilog完成，这是一种常用的硬件描述语言，其拥有的高级语言特性可以很方便地实现各种硬件逻辑设计，并且还可以方便地进行模拟、仿真以及调试。在写回阶段，CPU将执行得到的结果写回到寄存器中。本CPU还支持数据前递，这是一种比较常见的技术，在CPU的结果还没有被写回到寄存器中时，可以直接从执行阶段将其结果传递到下一阶段使用，提高了CPU的效率。一般情况下，CPU可以通过分支预测来提高CPU效率，而这里的CPU支持了2bit饱和分支预测，更进一步地提高了CPU运行效率。
risc-v处理器设计
qq_48528105的博客
04-21 5315
RISC-V CPU设计-绪论及单周期CPU设计绪论第一章：单周期CPU设计①：pc_reg②：IF阶段③：ID阶段③ EX阶段注释也是必不可少的 绪论 为了更好的学习和理解RISC-V处理器设计，在阅读了计算机组成与设计软硬件接口RISC-V这本书后，我决定自己动手写一个简单的CPU，下面我将分享整个设计的过程，本过程是我个人学习的一个记录，仅供参考，我的代码水平不高，作为一名跨专业考生我只是学习了半年的的verilog，代码质量肯定不是很高，顺便一提，整个CPU基本都是我根据书上的图来搭建的，可能代码
RISC-V处理器的设计与实现（二）—— CPU框架设计
欢迎一起交流问题！
06-25 6038
说到计算机，那就不得不提大名鼎鼎的冯诺依曼了：约翰·冯·诺依曼（John von Neumann，1903年12月28日-1957年2月8日），美籍匈牙利数学家，计算机科学家，物理学家，是20世纪最重要的数学家之一。冯·诺依曼是罗兰大学数学博士，是现代计算机，博弈论，核武器和生化武器等领域内的科学全才之一，被后人称为“现代计算机之父”、“博弈论之父”。
Microwatt: 开源RISC-V处理器设计的创新之旅
gitblog_00065的博客
04-14 416
Microwatt: 开源RISC-V处理器设计的创新之旅 项目地址:https://gitcode.com/antonblanchard/microwatt Microwatt 是一个由 Anton Blanchard 创建并维护的开源硬件项目，它是一个基于RISC-V指令集架构（ISA）的32位微处理器。该项目的目标是为嵌入式和低功耗应用提供一个简单、可定制且易于理解的处理器核心设计。 技术分...
switch.s: .text .globl switch_eg switch_eg: addi a5,a0,-20 li a4,6 bgtu a5,a4,.L8 lla a4,.L4 slli a5,a5,2 add a5,a5,a4 lw a5,0(a5) add a5,a5,a4 jr a5 .section .rodata .align 2 .align 2 .L4: .word .L7-.L4 .word .L6-.L4 .word .L5-.L4 .word .L8-.L4 .word .L3-.L4 .word .L8-.L4 .word .L3-.L4 .text .L3: addiw a0,a1,-20 ret .L7: addi a1,a1,-5 .L6: addiw a0,a1,19 ret .L5: addiw a0,a1,11 ret .L8: li a0,0 ret请简述在src/lab4-1/switch.s中是如何实现switch语句的。
05-17
在该汇编代码中，switch语句被转换为一系列的条件分支。首先，将传入参数 a0 的值减去 20 存储到 a5 中。然后，将 6 存储到 a4 中，用于比较 a5 和 6 的大小关系。如果 a5 大于等于 6，则跳转到标签 .L8。否则，将标签 .L4 的地址加载到 a4 中，并将 a5 左移 2 位（相当于乘以 4），加上 a4 的地址，从而得到要跳转的标签地址。然后，将该地址加载到 a5 中，再次加上 a4 的地址，即可跳转到相应的标签处执行对应的代码块。当执行完代码块后，会跳转到标签 .L3，执行 addiw 操作，返回到调用 switch_eg 函数的位置。如果 a5 大于等于 6，则直接返回 0，结束函数执行。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值