【硬核干货：集成电路-ESD基础知识汇总——从原理到器件、电路和工艺一文总结讲透】

前言

最近小编学习了ESD的知识，看了一些高质量博文，受益匪浅。由于小编有做笔记的习惯，于是将小编认为有用的内容摘抄下来整理成一篇博文，括号中的内容是小编的个人理解。也有一些内容很有用，不过小编近期无需用到，于是没有整理，勿喷。整篇博文长达两万多字，给大家先打好预防针。参考的博文都在文末给出具体的文章链接，可自行跳转。觉得有用就给小编收藏点赞吧。同时欢迎批评指正。

正文

ESD简介

静电放电(ESD: Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)破坏的主要元凶。 因为静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。 所以预防静电损伤是所有IC设计和制造的头号难题。需要在电路里面设计保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷针)。
ESD常用到二极管，PN结的击穿分两种，分别是电击穿和热击穿， 电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿主要是载流子碰撞电离产生新的电子-空穴对(electron-hole)，所以它是可恢复的。 但是热击穿是不可恢复的，因为热量聚集导致硅(Si)被熔融烧毁了。所以我们需要在导通的瞬间控制电流，一般会在保护二极管再串联一个高电阻。ESD通常都是在芯片输入端的Pad旁边， 不能在芯片里面，因为我们总是希望外界的静电需要第一时间泄放掉， 放在里面会有延迟的。甚至可以放两级ESD的，达到双重保护的目的。

芯片级ESD标准

根据静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式： 人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)。 业界通常使用前两种模式来测试(HBM, MM)。但是随着IC工艺进程的发展与自动化生产流程的普及，CDM已经取代MM与HBM成为芯片失效的主要静电类型，目前CDM造成的失效占比远高于HBM与MM。随着目前工艺结点的降低，CDM所造成的损害也日益严重。 因为CDM的自发特性，CDM防护已经成为芯片设计中不得不考虑的指标。

HBM

人体放电模式(HBM）：是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿，秋天和别人触碰经常触电就是这个原因。业界对HBM的ESD标准也有迹可循(MIL- STD-883C method 3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm)， 或者国际电子工业标准(EIA/JESD22-A114-A)。如果是MIL-STD-883C method 3015.7，它规定小于<2kV的则为Class-1，在2kV~ 4kV 的为class-2，4kV~16kV的为class-3。

CDM

元件充电模式（CDM）：是指芯片/裸片因为外电场，摩擦生电等因素其自身内部积聚了大量电荷，当与接地导体接触后（这里的接地是相对电势，只要电势相对够低便可认为是接地，比如接地电位或者金属机壳，工具等），大量电荷从体系逸出， 此时会在极短的时间内产生静电脉冲，这个脉冲就是CDM放电。

CDM的放电特点就是时间短，电流脉冲高，波形不确定。 而且不同的芯片/裸片因为结构，电容等参数的差异， 相同条件下不同芯片的CDM波形也会有较大差异， 如图为不同芯片的CDM波形图：


CDM的特点：
1. 自发性。 CDM放电是器件在外界因素的扰动下本身储存了大量带电载流子，而芯片/裸片本身的结构和电容决定了储存在器件电荷的电量和放电持续时间，所以CDM波形是由芯片自身决定，其不像HBM和MM一样有固定的波形。
2. 由内到外。 HBM和MM都是由外而内的ESD事件，静电流是由芯片外部灌入内部，所以针对HBM和MM的防护主要集中在IO。而CDM反之，CDM是器件内部向外部放电，所以针对CDM的防护相较于其他类型的ESD防护设计难度更高。因为脉冲时间短，所以CDM防护的重点是建立低寄生电容的泄放通道， CDM幅值虽然很高，但是其防护电路不需要很大的面积， 只需要能及时将积聚在半导体衬底材料内的载流子泄放出去。
CDM的差异：
目前CDM测试有两种：一种是封装后的Chip-Level， 另一种是未进行封装的Silicon-Die。

封装后芯片与未封装的裸片其CDM机理存在一定差异。封装后的芯片因为框架与金属互连的存在，摩擦生电或者外界电场产生的电荷会被存储在框架中。 而未封装的裸片，这部分电荷会被存储在衬底半导体材料中。如图所示，当接地金属与封装后的芯片接触，大量电荷或者直接通过金属互连从体系转移出去，或者通过内部芯片的PAD进行泄放。
而存储在框架内的电荷也不一定会老老实实呆在一个地方，其也有可能通过金属互连在无接地金属触发的情况下在芯片内部乱窜。

如图所示，针对由封装流入内部的电荷，可以看成是一种“由外到内”的ESD事件，这种由外到内的ESD电流便类似于HBM和MM，传统的ESD防护措施能发挥一定作用。
而未封装的裸片，其CDM电荷储存在衬底，其放电路径是由内到外，传统的HBM防护措施可能会失效。

总结对比

HBM的放电波形持续时间较长，携带的能量很大， 可以直接打穿MOS的栅氧端或者源漏端。 因此由HBM模型引起的ESD失效主要为MOS管的源漏击穿与栅氧击穿。
虽然CDM模型放电波形的峰值电流较大， 但是持续时间短， 因此CDM放电波形所携带的能量并没有HBM模型那么大。由CDM模型引发的ESD失效点形状就小很多，多为针孔状的栅氧击穿。 ESD模型总结比较如下表所示。

ESD器件

二极管

TVS（Transient Voltage Suppressors）二极管，即瞬态电压抑制器，又称雪崩击穿二极管， 是采用半导体工艺制成的单个PN结或多个PN结集成的器件。TVS二极管有单向与双向之分，单向TVS二极管一般应用于直流供电电路，双向TVS二极管应用于电压交变的电路。
当应用于直流电路时，单向TVS二极管反向并联于电路中，当电路正常工作时，TVS二极管处于截止状态（高阻态）， 不影响电路正常工作。当电路出现异常过电压并达到TVS二极管击穿电压时， TVS二极管以ps级的速度由高电阻状态突变为低电阻状态，泄放由异常过电压导致的瞬时过电流到地， 将大部分能量快速吸收。同时把异常过电压钳制在较低的水平(将钳位电压由击穿电压上升至最大箝位电压Vc),从而保护后级电路免遭异常过电压的损坏。当异常过电压消失后，随着脉冲电流呈指数下降，钳位电压也逐渐下降，TVS二极管阻值又恢复为高阻态。

动态电阻是当导致击穿的反向电压施加到TVS时，V-I曲线上两个指定高电流点处的电流斜率，即：$R_{DYN}=\frac{(V_C-V_{BR})}{I_{PP}}$

TVS二极管参数详解：
• $V_{RWM}$ ：截止电压， TVS二极管的最高工作电压，可连续施加而不引起TVS二极管劣化或损坏状态下，达到的最大的直流电压或交流峰值电压。 在$V_{RWM}$ 下，TVS二极管是不工作的，不导通。
• $I_R$：漏电流，亦称待机电流。 在规定温度和最高工作电压条件下，流过TVS二极管的最大电流，其值是在截止电压下测量的。
（即二极管两端绝对值<$|V_{RWM}|$ 时，二极管截至，漏电流几乎为0，此时被保护电路是在正常工作电压下）
• $V_{BR}$：击穿电压，是TVS管的最小雪崩电压。 指在V-I特性曲线上，在规定的脉冲直流电流$I_T$或接近发生雪崩的电流条件下测得TVS两端的电压。
• $I_T$：测试电流。
（此时二极管开启雪崩击穿，测试的电流 $I_T$一般选取10mA左右，施加的电流的时间不应超过400ms，以免损坏器件）
• $V_C$：钳位电压， 施加规定波形的峰值脉冲电流$I_{PP}$时，TVS二极管两端测得的峰值电压。
•$I_{PP}$：峰值脉冲电流，一般在10/1000μs电流波形下的峰值。
（对于相同型号 TVS，在相同 $I_{PP}$下的$V_C$越小，说明 TVS 的钳位特性越好。 TVS 的耐脉冲电流冲击能力可以参考 $I_{PP}$，同型号的 TVS， $I_{PP}$越大，耐脉冲电流冲击能力越强。）
（电流继续增大，电压也被钳位在$V_C$附近，不过电流也不能无限制加大，否则会造成TVS永久性损坏）
• $C_J$：结电容，ESD的结电容与ESD的芯片面积、工作电压有关系。对于相同电压ESD产品，芯片面积越大结电容越大；对于相同芯片面积的ESD，工作电压越高结电容就越低。（即 $C_J\propto S/V$）

$$C=\frac{Q}{U}=\frac{Q}{Ed}=\frac{\rho S}{Ed}$$
其中Q为高电压的平行板的电荷量，$\rho$为电荷面密度，S为平行板的面积，E为电场强度，d为平行板的距离。

TVS二极管特性特点：
• 瞬态功率大，低电容、低漏电流，箝位电压易控制；
• 快速响应时间：通常小于1ps；
• 优良的钳位能力，击穿电压偏差小；
• 电压精度高；
• 单向和双向单元；
• 在 10/1000μs波形下瞬态功率可达200W-30kW，甚至更高；
• 工作电压范围3.3V~600V，甚至更高；
TVS二极管选型指南：
1）要确定被保护电路中的最大直流或连续工作电压，电路的额定标准电压和“高端”容限；
2）TVS管的额定瞬态功率要大于电路中可能出现的最大瞬态浪涌功率；
3）TVS管的截止电压要大于被保护电路的最高工作电压；
4）TVS管的最大钳位电压要小于后级被保护电路中的损坏电压；
5）确定好TVS管最大钳位电压后，其峰值脉冲电流要大于瞬态浪涌电流；
6）对于数据接口的电路保护，还需注意选取具有合适电容的TVS二极管。比如：当信号频率或传输速率较高时,应选用低电容系列的TVS管；
TVS二极管选型注意事项：
1）对于小电流负载电路的保护，要有意识地增加限流电阻；
2）要注意TVS二极管的稳态平均功率是否在安全范围之中；
3）要考虑温度变化，瞬态抑制二极管一般在-55°C到150°C之间工作，电路中温度比较高的情况下要降额应用；
4）直流保护电路大多选单向TVS管，交流保护电路大多选双向TVS管、多路保护电路选TVS阵列器件，大功率保护电路选专用保护模块。
5）在使用TVS管过程中，考虑到TVS的离散性，尽量减少串/并数量。
TVS二极管不足之处：
由于在VDD相对于VSS发生Positive ESD Pulse时，Diode反偏，完全通过雪崩击穿释放ESD电流，在大电流下器件的功耗很大， 因此这种模式下二极管的抗ESD能力往往很低，器件的微分电阻也较大；
而在VDD相对于VSS发生Negative ESD Pulse时，TVS正偏并释放ESD电流，由于二极管的正向导通电压很小， 此模式下器件的功耗很小， 因此其抗ESD能力非常强。
由于Diode在正偏和反偏两种状态下的ESD能力差别非常大， 因此目前在使用二极管作ESD保护器件时往往会采用非常大的器件面积提升二极管反偏状态下的ESD能力。 如此一来，缺点是非常明显的，它增大了ESD器件的面积占用，更为严重的是，对于高频引脚而言，此方式会带来较大的寄生电容， 使引脚的频率特性变差。

GGNMOS

GGNMOS工作原理：
MOS与BJT用于ESD放电保护原理基本上是一样的，均是通过寄生的BJT来释放ESD电流。 因CMOS使用最为广泛的工艺之一，所以MOS器件成使用最为普遍的ESD保护器件。
采用MOS器件作为芯片的ESD防护架构示例如下左图所示。为防止ESD器件在芯片正常工作时导通，MOS的栅极总是采用关断的连接方式，即栅接地的NMOS（Gate-Grounded NMOS，GG-NMOS）和栅接电源的PMOS（Gate-VDD PMOS，GD-PMOS）。 GG-NMOS的等效电路如下右图所示，其ESD应力下的I-V曲线示意图如下图所示。


当漏端相对于源端发生Positive ESD Pulse时，漏端N+/Pwell结雪崩击穿， 击穿产生的空穴电流将通过Pwell流至P+， 并在Pwell的等效电阻Rpw上产生压降。 当该压降大于寄生NPN器件的BE结正向导通电压时，寄生的NPN器件即可导通，此时的电压即为器件的触发电压Vt1。在此之后，由于寄生NPN器件的导通及其放大作用， 使器件漏端电压不需要很高的电压即可维持大的电流，（大的漂移电流（三极管放大区的电流会比雪崩电流大）使得漏极电压下降）。此I-V曲线会出现折回（snapback）现象和负微分电阻现象，即在某段电流范围内，器件两端电压随着电流的增大反而减小。 当电流（ESD电流）增大到某一值时，由于器件两端的电压不可能无限下降，以及器件内部的寄生电阻作用（R_DSon）， 负阻现象转变为正阻，这一转变过程中器件两端的最低电压即为器件的维持电压Vh， 它表征器件能将ESD Pulse钳位的最低电压。 后面继续增大ESD，管子会在其基础上，以RDSon为主导。（又或者可以理解为，Vh低至使得集电结正偏，二极管都正偏，三极管处于饱和区，以Ron的形式体现伏安特性）
在电流非常大时， 器件内部产生的热量将使器件内部由热产生的载流子数远大于雪崩击穿和注入的载流子数， 并且温度越高，热产生的载流子数量越大，进而形成正反馈，因此曲线会再次出现折回，该点的电压和电流分别为器件的二次击穿（热击穿） 电压Vt2和二次击穿电流lt2，它们分别表征器件发生损毁时的电压和器件最大耐受电流。最终，器件将由于温度过高而导致永久性损坏。
GGNMOS在应对正向ESD时表现出Snap-Back特性，而当面对负向ESD时，其TLP特性表现出二极管特性。在漏端相对于源端发生Negative ESD Pulse时，其内部的源端N+/Pwell/漏端N+寄生二极管打开， 产生寄生二极管ESD电流泄放通路。

与NMOS相比，PMOS通过体内寄生的PNP型BJT器件进行电流泄放，其电流放大系数远低于NMOS中寄生的NPN型器件。因此PMOS器件可能没有折回现象， 考虑到器件的防护效率，PMOS的使用远没有NMOS普及，一般只作为电源VDD与I/O引脚之间的防护。

原理总结：
不断在Drain增加电压->p-sub/drain 反偏->致其雪崩击穿，漂移运动加剧，并碰撞倍增（电子从p-sub到drain）->p-sub存在电阻，导致p-sub电位增加->p-sub/source正偏，此时三极管导通，处于放大区。（持续有电子（多子）从source到p-sub与空穴复合，未复合的电子继续流向集电极，同时集电极区还存在少数少子的漂移运动，三极管导通电流会比雪崩电流大）->雪崩漂移跟三极管的导通电流都会导致Vdrain下降（折回snapback）->由于RDSon的存在，Vdrain降得不能低于Vh->以RDSon为主导，ESD电流继续增大，电压也会增大->电流太大导致热产生载流子远大于前面的电流->直至热击穿，再次折回，器件损坏。

GGNMOS设计思路：
用于ESD防护的NMOS与常规NMOS现阶段已经产生了结构差异。目前最主要的工艺差异有LDD注入和Silicide层， ESD防护器件目前会去除这两项工艺，同时GGNMOS会将Drain拉宽。（拉宽drain，限流，提高二次击穿电压。源漏间距越大，漂移载流子累积越慢，holding voltage越低。）

图注：普通NMOS与ESD-NMOS的区别

去除LDD：
LDD在普通NMOS中便于表面沟道的形成， 但是在GGNMOS中会造成这部分耐压过低，电场过于集中，不利于器件鲁棒性。 LDD结构即是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应。
LDD结构在Gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中， 而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大， 所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)， 所以如果这样的Device用在I/O端口，很容造成ESD损伤。
所以根据这个理论，我们需要一个单独的器件没有LDD， 但是需要另外一道ESD implant，打一个比较深的N+_S/D， 这样就可以让那个尖角变圆而且离表面很远， 所以可以明显提高ESD击穿能力(>4kV)。 但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punch through)， 因为N+ S/D变深了，相对而言，相当于沟道长度变短了，故Gate的沟道需设置长一些防止穿通。另外因为器件不一样了，所以需要单独提取器件的SPICE Model。

穿通(punch through)： 在PN结交界的地方会存在空间电荷区，即耗尽区。耗尽区宽度会随着PN结反偏电压的增大而扩展。一般而言，耗尽区的宽度从几十nm~um不等，取决于掺杂浓度等因素。对于长沟道器件，沟道长度在几um甚至更大，那么源漏区的耗尽区各自安好.但是随着沟道长度变短，两边的耗尽区会越来越近，甚至会靠在一起。 这个时候便是所谓的源漏的耗尽区穿通，英文名曰Source Drain Punch Through，由于这种穿通发生在沟道区之外的Bulk区，所以也可以叫Bulk Punch Through。以NMOS为例在源漏穿通发生之后，对于载流子而言存在一个N-D-N的通道。源极的部分电子进入耗尽区后，有一定可能被电场直接扫进漏极，进而被漏极收集， 从而实现电流从源极到漏极的导通。

图注：Punch through示意图。引自Dragica Vasileska et al. “Tutorial for PADRE-Based Simulation Modules (PN Junction Lab, MOSCap Lab, BJT Lab, MOSFET Lab, MESFET Lab)”

去除Silicide，使用SAB (SAlicide Block)：
一般我们为了降低MOS的互连电容， 我们会使用silicide/SAlicide制程，但是这样器件如果工作在输出端， 我们的器件负载电阻变低，外界 ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤， 所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide。
金属硅化物技术虽然能够降低接触电阻， 但作ESD保护，同电阻条件下，金属硅化物比非金属硅化物需要更多的面积，电流在器件表面流动，会烧毁ESD器件。 GGNMOS需要载流子往体里流动，通过体内的寄生三极管流出，所以专门的Silicide block mask 遮挡Silicide注入。
利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大， 而使得ESD电流分布更均匀，从而提高泄放能力； 虽然增加一个photo layer成本增加，但是ESD电压可以从1kV提高到4kV。 击穿电压提升。
Silicide：金属硅化物， 由金属和硅经过化学反应形成的一种金属化合物，导电性介于金属和硅之间。
Salicide：（Self Aligned Silicide）自对准金属硅化物， 本质就是silicide。
Polycide：也是一种金属硅化物， 只是生成的位置不同，仅在多晶硅栅上， 源和漏有源区不存在。
SAB： (Self-Aligned Block, SAB）自对准硅化物阻挡层， 保持部分特殊设计的区域不会生长salicide，通过阻断Si和NiPt的接触，阻止Salicide的生长。
SAB & Salicide： SAB和salicide可以来对照理解，SAB就是为了防止有的区域生长salicide而做的阻挡。Salicide会在外露的AA和poly上生长，有SAB、spacer盖住的部分则不会生长。
RPO是一个用在光刻的掩膜，做完poly之后，在做SAlicide时，将有RPO的地方挡住，则RPO处无硅化物，保持poly高电阻率。

目前大部分snap-back型ESD器件的设计思路无外乎三点：trigger Voltage ，holding Voltage，Second breakdown Voltage 。GGNMOS也是如此。

Trigger Voltage调制：
针对trigger Voltage主要是调整反偏PN结的雪崩击穿电压。 众多改变反偏结击穿电压的方法无论是改变掺杂浓度还是改变拓扑结构， 其本质都是通过改变反偏结空间电荷区的电场分布来改变Trigger Voltage。

○ 一种设计思路是改变两边的掺杂浓度：
线性缓变结的反向击穿电压会高于突变结，浓度越低反向击穿电压越高。 因为浓度越低，多子越少，同样的外场电压下，形成的耗尽层，也即空间电荷区越宽，则需要更大的外场电压，才能加快电子偏移速度，将电子撞出共价键，雪崩式地倍增。
如图所示，调节方法要么改变P-sub浓度，在某些外延层工艺中衬底替换为P-epi， 要么将N+放入Nwell中。 通过这两种思路来改变结击穿电压。Nwell与N+的掺杂浓度不一样，加入Nwell，让Nwell替代N+成为寄生三极管的集电极。 掺杂浓度越低，空间电荷区越大，电场分布越广，击穿电压也就越大。

○ 通过调整器件的拓扑结构实现对Trigger Voltage的调控：
目前主流的ESD设计，无论是GGNMOS还是GCNMOS都采用叉指结构，多指交叉并联结构(multi-finger)。同样线宽下多指结构能分散电场分布，提高击穿电压。 这种结构Gate的寄生电阻小，而且Cgs和Cgd也小。
但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以寄生三极管不容易开启。 而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难， 这也是ESD设计的瓶颈所在。（可以在漏区形成non-silicide区域，增大漏区方块电阻，使ESD电流分布更均匀）

图注： 多指结构与单指示意图（图片源于《ESD circuits and Device》.Voldman）

○ 调整接触孔改变击穿电压：
在LDD器件的N+漏极的孔下面打一个P+的硼， 而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V–>6V)， 所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。 所以这样的设计能够保持器件尺寸不变， 且MOS结构没有改变， 故不需要重新提取SPICE model。 当然这种只能用于non-silicide制程，否则contact也打不进去implant。
调整两端接触孔的距离也能改变击穿电压，不同接触孔的电流分布是有区别的，两端的接触孔电流密度更大， 能越过大的（反向）电流，相对的击穿电压会提高一些。

图注： 尾端接触孔（图片源于《ESD circuits and Device》.Voldman）

○ SAB (SAlicide Block) 在保护器件的同时，也能提高器件的击穿电压。(如前面所提及)

图注： Silicide blcok示意图（图片源于《ESD circuits and Device》.Voldman）

Holding Voltage调制：
根据前面对GGNMOS机理的分析，而Hold电压就是要维持持续ON，但是又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。
若想改变Holding Voltage便需要改变寄生三极管中雪崩击穿载流子与漂移载流子的比例。漂移载流子累积越慢，其Holding Voltage越低。（漂移电流会拉低漏极电压）
常规三极管在击穿后也存在极其微弱的Snap-Back，如图所示，因为常规BJT的基区很薄，掺杂浓度也不高，所以击穿后，漂移载流子很快能占据上风。故可以通过调整源漏间距，改变寄生BJT基区浓度等手段改变Holding Voltage。
个人理解：基区很薄，掺杂浓度也不高，即基区的空穴（多子）不多。则少子的雪崩击穿漂移电流也不大。基区多子不多，则在发射结正偏后，来自发射区的电子（多子），只有少量与基区复合。由于集电结反偏，剩下的基区自由电子（非平衡少子）在外电场的作用下，漂移至集电区。由此可见，漂移载流子的数量远大于雪崩击穿载流子。源漏间距越大，漂移载流子累积越慢。

图注：常规BJT的I-V特性曲线（图片源于《模拟集成电路的分析与设计》.GRAY）

Second breakdown Voltage调制：
工艺线宽越大，二次击穿电压越大。
二次击穿电流，就是进入Latch-up之后I^2*R热量骤增导致硅融化了。
由于MIL-STD 883 Method3015.7中定义了HBM模型人体放电电阻的大小为1500欧姆，因此可知HBM模型下器件的最大ESD承受电压VESD为 VESD≈(1500+Rdevice) ×It2。
而这个就是需要限流：可以通过控制W/L， 或者增加一个限流高阻， 最简单最常用的方法是拉大Drain的距离 / 拉大SAB的距离(ESD rule的普遍做法)。
业界一般很少对结构参数进行微调，因为微调带来的改变叠加工艺偏差会带来很多意想不到的结果，所以更多的需要设计人员对结构与机理进行理解。GGNMOS最关键的参数就是Trigger Voltage和Holding Voltage，至于第二次热击穿， 更多地受制于工艺。而Trigger Voltage和Holding Voltage的选取也有很多的讲究，下文会对Design Window进行分析。

GCNMOS

NMOS主要有两种ESD防护应用：一种是之前讲的GGNMOS，另一种是GCNMOS（Gate Coupling NMOS）。GCNMOS的工作原理与GGNMOS不同，GGNMOS是利用体寄生三极管的开启进行ESD静电流的泄放通路，而GCNMOS则利用了NMOS器件的沟道作为泄放通道。
针对component的ESD设计是关注芯片在非正常工作状态下的防护能力。所以片上ESD设计是防止ESD器件对正常工作产生干扰的同时确保在静电来临时能产生ESD静电泄放通道， 基于这个核心思想产生了两种耦合方式。
GCNMOS开启NMOS管的途径有两种：一种是利用静电频率作为触发条件，一种是利用静电压作为触发条件。

电压触发：
正常工作情况下VDD—VSS的压差小于齐纳二极管或二极管串的导通电压，此时NMOS的栅压为低压，NMOS关断。而当VDD上有ESD电流产生后，这部分电流会集聚在二极管串的阳极或齐纳管的阴极，直到电压足够导通器件。 可以把ESD电流类比为水流，ESD电流始终要完成泄流，在泄流前会一直聚集产生电压，直到内部器件击穿产生通路或者ESD防护器件开启产生通路。利用这一特性调整齐纳管或二极管串的导通电压V_on，使得V_DD < V_on < V_breakdown。 使二极管开启的电压要大于正常工作电压，小于内部器件的失效电压。

图注：电压触发GCNMOS

频率触发：

图注：频率触发GCNMOS
通过RC电路的频率特性，将高频的ESD电流与普通上电的波形进行区分。ESD的波形如图所示，HBM的波形中0~10nm内会存在一个上升沿，到达峰值后，在150ns的时间内衰减至峰值的20%左右，整个ESD脉冲的持续时间大概为1us。

图注：HBM波形
为了便于理解及方便系统化设计，将HBM的时域波形转化为频域波形，如图四所示。（这里只是为了便于下文叙述举个例子，真正的变换远比这复杂得多）

图注：HBM波形的频域
HBM波形中能量主要集中在前20ns内，在这个频域范围内变换的正弦波也是我们需要重点关注的，设这个频率范围为ωESD。频率触发的GCNMOS的工作原理是利用RC电路的频率响应特性对ESD波形产生响应。当VDD轨上产生静电波形后，RC部分的等效电路如图。

图注：ESD-RC等效电路
电容的阻抗为1/jωC，则HBM的主要能量集中在高频部分，其等效阻抗较小， 电压降主要集中在电阻上，A点电位为高（高频时wESD）。当电压大于NMOS的阈值电压后，沟道开启， 出现从VDD到GND的静电流泄放通道。而当ESD主频结束后，RC的固有响应也会使得NMOS持续开启一段时间，确保NMOS在整个ESD事件中维持开启状态。 而当正常上电时，等效电路如图。

图注：POWER-ON-RC等效电路
一般电路的上电速度远低于ESD放电频率，此时电容阻抗较大，电压集中在电容上，A点电位为低，NMOS关断，不会对正常工作产生影响。 目前的设计也有将电容电阻位置对调的，其基本原理与CR相同，不过需要在电路中加一个反相器， 而这个反相器不仅能改变电位，同时还能通过改变其结构，提高后一级NMOS的栅压，缩减R和C的面积。(通过反相器提高后级栅压，也就是说前级的A点输出电压降低也能达到后级NMOS的阈值电压。也就是说电容的阻抗在wESD下可增大，也即C值可降低，也就是C的面积可减小)

换个角度分析：
在gate和drain之间加一个MOS电容，当漏级有一个较大的能量时，会通过Cout将gate给couple起来，这个时候沟道会通过一个较小的电流I1，该NMOS会弱导通（即漏端有大电压，会通过电容感应到栅极）。注意如果gate大于Vth的话，NMOS完全导通的话，管子往往承受不了太大的沟道电流，有可能造成烧毁。当gate被couple起来后，衬底中的电子会往沟道方向移动（因为栅极有电压，吸引电子从衬底移到沟道去靠近栅极），会形成一个较小的从沟道往P-sub的电流I2（所以p-sub的电势增高），从而导致需要达到触发电压的雪崩电流I3的减少，即更小的trigger电压即可触发寄生BJT， 完成保护（因为雪崩电流用来提高p-sub电势，使得三极管导通）。

所以相对GGNMOS来讲，GCNMOS的触发电压更小， 并且另一个优点是，由于gate被couple，有了一个RC的delay，寄生BJT能够更均匀的开启，GGNMOS由于基极电阻的差异，通常不能均匀开启；GCNMOS的W需要更大，才能帮助泄放弱导通时产生的热量， 否则容易烧毁，也就是扛不住（因为导通时管子电流比较小，而ESD电流很大。需要增大管子尺寸去带动大的ESD电流）。这种情况下的GCNMOS是一个典型的击穿型ESD，利用的就是寄生BJT的泄放能力。
针对几万尺寸W的功率管而言，C_GD相对较大，与GCNMOS差不多，其W足够大能承受得了管子开启带来的热量。但它能够自保护的主要原因通常是它能够承受gate开启后泄放的ESD能量， 这一点和PIN脚处单独做的GCNMOS不一样，后者是正常工作情况下尽量不要开启以保护管子，本质上还是BJT泄放能量。 而功率管形成的保护本身就是靠自己沟道电流泄放能量， 所以有的人也称这种为导通型的ESD。
目前的GCNMOS电路中也会添加一个shut-down control电路，实现芯片上电后断路或短路GCNMOS的作用。这也是和component ESD的设计思路相关，component ESD的防护场景也只是针对芯片在非使用下的静电。 而没有shut-down control可能存在芯片上电后面对system ESD时GCNMOS开启的误触发情况。
GCNMOS相较于GGNMOS的优点是可以有效减低寄生参数的影响， 广泛应用于高速场合，但是其面积需求也大， 并且不能应用于高压，负压等复杂场合。同时关于GCNMOS的布局布线也有相对应的要求， 其实ESD电路的关键点还是在版图上，而且针对ESD防护的布轨问题也要针对不同应用场景进行单独设计。

STNMOS及变种NMOS
STNMOS （Sub-strate triggering NMOS）通过体触发实现ESD防护，如图一所示。这类NMOS是将部分电流注入到Protection NMOS的衬底中， 协助开启Protection NMOS中的寄生NPN三极管。体触发便是将维持电流Ih注入寄生三极管的基级，这样不需要Drain与substrate间形成雪崩击穿便可将三极管导通， 同样能降低trigger voltage， 同时因为其还是利用三极管形成泄放通道， STNMOS的TLP曲线还是会表现出微弱的snap-back特性。又因为不需要从沟道泄放ESD电流，STNMOS本身的鲁棒性要强于GCNMOS。

图注：STNMOS示意图

相对于Protection NMOS而言，Substrate Triggering NMOS的尺寸要小很多，这样确保了两者的开启先后顺序（尺寸小，结体积（面积）小。然后雪崩击穿电压小？）。两者的一次击穿电压相同，但是Substrate Triggering NMOS的trigger voltage要小于Protection NMOS的trigger voltage，确保先于Protection NMOS开启。然后进入holding状态将维持电流Ih注入Protection NMOS的衬底中，促使其直接进入导通状态。Substrate Triggering NMOS的TLP特性决定了Protection NMOS的TLP特性。
因为体寄生三极管与沟道并不冲突，将体触发与沟道导通进行结合。便有了Gate substrate triggering NMOS（GCNMOS+STNMOS），如图二所示。这种ESD保护电路的原理便是同时利用了沟道与寄生三极管作为泄放通道。GCNMOS的维持电压Vh开启Protection NMOS的沟道，Substrate Triggering NMOS将维持电流Ih，注入衬底开启三极管（GCNMOS的寄生三极管导通，给protection NMOS的栅极充电，使其形成导电沟道。同样的，Substrate Triggering NMOS的寄生三极管也导通，给衬底充电）。这样能大大提高Protection NMOS的导通效率。相当于一个NMOS与一个NPN同时进行ESD泄放（沟道的开启是NMOS泄放，衬底电位的提高是NPN的泄放）。同时衬底的电位还能降低NMOS的阈值电压，更利于开启。

图注：Gate-Substrate triggering NMOS

多指“软”镇流电阻GGNMOS（GGNMOS+GCNMOS），该结构是利用了GGNMOS发生snap-back后的维持电压vh作为下一级NMOS的沟道开启电压。 当最外侧的GGNMOS优先开启后，维持电压开启后一级的NMOS沟道，以此类推形成链式ESD防护结构，而该结构中的电阻为镇流电阻，能使得电流均匀分布。

图注：多指“软”镇流电阻GGNMOS

多米诺ESD防护结构 （GGNMOS+GCNMOS）也是链式ESD防护中的一种，利用source的压差开启下一级的GCNMOS。 因为电路的趋肤效应，这种链式结构一定是最外侧的NMOS先开启，然后最外侧NMOS产生电压，由外及内链式开启，就和多米洛骨牌一样，被开启后继续开启下一个。而source端的电阻起到了分压的作用，将ESD电流转换为电压，形成GCNMOS。

图注：多米诺ESD防护结构
总结： GGNMOS利用Drain/p-sub雪崩击穿和寄生BJT泄放电流；GCNMOS利用couple的二极管的雪崩击穿和NMOS导电沟道和寄生BJT泄放电流（击穿型ESD+导通型ESD）；STNMOS利用BJT泄放电流，且其不需要Drain/p-sub雪崩击穿。

Bipolar

MOS管作为电压驱动器件， 通过栅压构建沟道，利用电压控制电流。而Bipolar作为电流驱动器件， 通过基级复合电流控制从射电极进入集电极的载流子，从而实现电流控制电流。 对于Bipolar来说电压的作用只是确定其工作状态，使集电极与基级反偏，射电极与基级正偏。
从ESD鲁棒性的角度来说Bipolar泄放大电流的能力更强， 更适合作为ESD防护器件。 且Bipolar失效原因主要是热电失效，而MOS管的栅极较为脆弱，容易产生过电应力失效。 但是Bipolar作为ESD器件要求较高的隔离性能， 如果隔离不到位的话，ESD电流会进入衬底中，使得整个芯片都面临风险。而CMOS工艺因为Mask层次浅，无法有效隔离，所以很少使用Bipolar作为ESD防护器件。而在BCD工艺中，因为深槽隔离、埋层、高压阱的存在，器件层次深，能将ESD与核心电路进行隔离，所以能支持Bipolar应用于ESD防护。
ESD防护不同于普通工作情况，Bipolar在进行ESD泄放时，没有外界条件提供静态工作点，所以很难实现集电极电压不变而单纯电流增加的情况，而且大部分ESD Bipolar需要击穿基级-集电极， 从而实现ESD泄放。
如图所示为Diode-Configured Bipolar，该接法类似于GGNMOS与GDPMOS，区别在于Bipolar是利用器件内部的寄生二极管进行ESD泄放。

图注：Diode-Configured Bipolar示意图
如下图所示，有时为了避免INPUT过低或者地弹造成ESD器件的误开启，会在基级串联一个分压电阻。（ESD过低，二极管正向导通）

图注：基级耦合电阻Diode-Configured Bipolar示意图
除了上述应用方法外，还可以在Bipolar的基级连接辅助电路用以构成Trigger Bipolar泄放电路。不过辅助电路需要往基级注入电流，并提供一个偏置电压，使Bipolar进入正向放大区， 从而ESD电流可以从射电极流出器件（这里不建议使用RC频率触发电路开启Bipolar）。常见的触发方式有齐纳二极管触发，三极管触发，正偏二极管触发。
如图九所示为Zener Diode Trigger Bipolar电路，该电路利用齐纳二极管较低的击穿电压和较好的击穿稳定性。 正常工作电压无法击穿齐纳二极管，而当发生ESD时，齐纳二极管发生齐纳击穿， 大量电流进入ESD Bipolar基级，同时另一部分电流经过电阻产生分压，为基级提供开启电压。在由Trigger Zener Diode 产生的电压电流共同作用下， 三极管进入正向放大区， ESD通过射电极流入GND Rail。

图注： Zener Diode Trigger Bipolar电路示意图
如图十所示，BVCEO Breakdown Voltage-Trigger Bipolar的工作原理与Zener Diode Trigger Bipolar类似，BVCEO Trigger Bipolar先发生雪崩击穿，产生GND Rail电流，并通过电阻产生电压，使得ESD Bipolar 工作在正向放大区。而因为Johnson limit效应使得反偏击穿电压会受到器件截止频率的影响，可能出现ESD Bipolar比Triggered Bipolar/Diode先行击穿的现象， 所以采用如图十一所示的Ultralow Forward-bias Diode Voltage-Trigger Bipolar避免击穿电压不同所带来的风险。

图注：BVCEO Breakdown Voltage Trigger Bipolar示意图

图注：Ultralow Forward-bias Diode Voltage-Trigger Bipolar示意图
而二极管的数目与Johnson limit的关系如图十二所示。二极管数目过多，也会存在ESD Bipolar比二极管串先行击穿的风险。

图注：Johnson limit曲线与正偏二极管数目的关系

无论是Trigger Bipolar还是Diode-Configured Bipolar其TLP曲线都是非Snap-back型的。 还有一种是Snap-back Bipolar，这种三极管发生Snap-back的过程与GGNMOS类似，同样是由载流子导电机制变化引发Snap-back。 这种Snap-back Bipolar需要将基级浮空，或者在内部嵌套多层阱结构， 其电路结构与TLP曲线如图十三所示。这种Bipolar的Trigger Current比较高。（GGNMOS的衬底不需要悬空，是因为p-sub不是直接接地的，还连接着一个p+的掺杂，进而接地。存在电阻，从而能使p-sub跟source之间存在压差）

图注：Snap-back Bipolar示意图与其TLP曲线
三极管虽然有诸多优势，但是其性能还是受工艺影响较大，而且太依赖电路隔离性能。 目前大部分芯片在设计中可能出于面积、成本、电学参数稳定性等考虑，减少了三极管作为ESD防护器件的使用。但是随着第三代半导体的兴起，三极管在片外ESD领域还是能大有所为的。

SCR

随着电路对寄生效应的愈加敏感，传统GGNMOS的掣肘也愈加明显。SCR（Silicon-Controlled Rectifier，可控硅整流器）作为新兴的ESD防护器件开始崭露头角。因为SCR属于定制器件，大部分fab并不会将其作为标准单元以供调用，但是SCR确实有其独到之处。IC所面临的latch-up问题有一部分也是由寄生SCR引起的。

SCR的工作原理：
如图所示为SCR的结构图与等效电路图。SCR中最主要的三个PN结已在图中标注。这三个异质结在器件中构成了两个寄生三极管NPN和PNP。 NPN：阳极的N+—N-Well/P-sub/阴极的N+；PNP：阳极的P+/N-well/阴极的P+—P-sub。当ESD电流由阳极流入阴极后，红色标注的N-Well/P-sub结会首先击穿，此时PNP的B-C结，NPN的C-B结都产生雪崩击穿， 很快NPN和PNP在雪崩电流的作用下进入放大区（发射结正偏，集电结反偏），反映到TLP曲线上便是Trigger Voltage。 因为产生了雪崩电流，阳极N-Well的阱电阻会使得阳极与PNP基级产生电位差（使得PNP的基极电位更低），从而加速了PNP的正向导通（则PNP管的|VBE|更大，P管的电流更大）。同理雪崩电流经过P-sub的阱电阻产生的压降作用于NPN基级（使得NPN管的基级电位更高），加速NPN的正向导通（N管的电流更大，进一步拉低P管的基级电位，二者相互促进形成正反馈）。此时SCR内部导电机制会产生变化，漂移电流取代雪崩电流成为主要成分， 反应到TLP曲线上便是发生了Snap-Back。而随着NPN的导通，漂移电流经阱电阻的压降也越大，PNP的基级电压越小，PNP进一步开启，由放大区向饱和区转变（发射结正偏，集电结正偏）。反之，PNP的导通同样也能加速NPN的开启，NPN与PNP形成正反馈效应，直到两者稳定（完全导通，从VDD抽取很大的电流，此时电路被闩锁），反应到TLP上便是最后的Holding Voltage。直到SCR器件或者内部器件失效，反应到TLP上就是最后的二次击穿点，该点便决定了整个IC的防护等级。

图注：SCR的截面图与等效电路

图注：SCR的TLP曲线
图二为SCR的TLP曲线，相较GGNMOS，SCR具有较高的Trigger Voltage。 这也是因为SCR需要两个阱之间形成雪崩击穿，而缓变结的雪崩击穿电压一般较高。同时SCR的Holding Voltage也相对较低， 因为一旦SCR中寄生NPN和PNP开启后，他们之间便相互耦合，导致NPN和PNP只需要维持到很低的电压就能实现对ESD电流的泄放。
现在业界对于这一现象还有一个比较直观的解释：寄生PNP和NPN在开启后都具有一定的放大能力，而NPN的基级电压被PNP进行放大，从而只需要很小的维持电压便能让NPN工作在饱和区。而更加微观的解释便是因为三极管的基区展宽效应和电导调制效应。具体如下图所示：

图注：SCR结电场分布示意图
首先电压处于Trigger Voltage时两个阱的PN结发生雪崩击穿，此时电场主要集中于1处（P-Well和N-Well的接触面），而2处（重掺杂N+/P+和P-Well/N-Well的接触面）仅存在微弱电场，因为1处的击穿电压很高，电场分布很密集。随着寄生NPN和PNP的开启，器件漂移电流的增加，两个寄生三极管间存在正反馈耦合， 阱电场开始快速衰减，有源区电场加强。当器件达到Holding Voltage后，1处阱电场较为微弱，2处有源区电场强度增加。因为2处都是重掺杂的突变结，其电场总体较弱， 积分后的电压也较低，这样是SCR的特征之一，极低的Holding Voltage。

SCR的优劣势：
SCR算是比较特殊的ESD器件，一方面因为其属于非常规器件，大部分情况下需要设计人员自己设计器件，这就会带来设计上的风险。另外便是其TLP曲线特征明显，拥有较高的Trigger Voltage和较低的Holding Voltage。较高的Trigger Voltage使得SCR难以触发，而较低的Holding Voltage使得SCR极易进入latch-up状态。 所以SCR的Design Window 较难设计。但是较低的Holding Voltage也赋予SCR极强的泄放能力， 同等HBM等级下SCR的面积远低于GCNMOS和GGNMOS， 而且SCR相当于串联多个结电容，其寄生电容也远低于GCNMOS和GGNMOS，对于高速接口相当友好。
目前学术界比较青睐于SCR结构，关于SCR的文章数目也比较多。SCR的潜力远比GGNMOS要高，目前针对SCR已经有MVTSCR（Medium Voltage Triggered SCR ）和LVTSCR（Low Voltage Triggered SCR ）还有 Dual SCR等比较成熟的改进结构。

SCR的版图设计：
SCR的版图要遵循对称性， 因为ESD电流的趋肤效应，不对称结构可能造成阴阳级电流不均匀。而上图的layout中，最为常见的是第一种和第二种版图。SCR的版图最需要注意的就是各个有源区的间距和宽度，不同的间距和宽度能极大的改变SCR的性能参数。

图注：SCR结构的版图设计
由下图的LVTSCR为例可以看出不同的版图参数会极大的影响SCR的防护性能。这种定制器件的版图设计很考验器件工程师的实力，同时需要对工艺流程格外熟悉。

图注：不同版图参数的SCR性能
普通SCR还是存在着诸多限制，尤其是较高的Trigger Voltage使得Desig Window的选取变得很困难，同时传统SCR无法应用于负电压输入/输出的ESD防护，为了针对不同的应用场景，SCR也进行了相应的改型。目前主流的ESD器件有MVTSCR（Medium Triggered SCR），LVTSCR（Low Trigger SCR），Dual-SCR这三类。

Design Window

常用的ESD防护器件除了二极管外，一般都有回滞特性。图中标示出了三个用来表征ESD防护器件性能的关键参数：开启电压，也称触发电压(Vt1)、维持电压（Vh）、二次击穿电流（It2）。此外还标示出了被保护电路的工作电压（VDD）和击穿电压（BVox）。

作为ESD防护器件，最关键的一点就是在ESD事件发生时，能钳住电压，使其不高于BVox。 Vt1表示防护器件在开始工作初期所达到的最高电压，之后由于新的导通路径形成，会有一段负阻区形成，也就是防护器件两端电压减小而流过的电流增大的过程。因此，设计时为了发挥防护器件的有效性，必须让Vt1小于BVox。 一般在设计实践中，Vt1是一个需要设法降低的值。 当ESD防护器件的新导通路径完全形成后，就会保持一个相对稳定的阻值。在曲线上就表现为负阻区结束，曲线又进入电压、电流双双递增的区域，该递增曲线的斜率就反映了防护器件本身的阻值大小。 从负阻区到递增区之间的转折点电压用Vh表示（有时也用Vsp表示）。
为了保证ESD防护器件的透明性，即电路正常工作时，ESD防护器件不会开启，并且为了避免门锁效应的发生，Vh必须高于VDD。 在设计实践中，Vh一般是一个需要设法提高的值。 ESD防护器件泄放电流有一个最大值It2，即二次击穿电流， 超过这个值，ESD防护器件自身就会因发生不可恢复的热击穿而失效。在设计实践中，总是设法提高防护器件的It2。同时，二次击穿电压Vt2一般高于开启电压Vt1。
考虑到实际情况与理论的一些偏差以及芯片工作电压的波动等因素，就需要考虑一定的安全裕量。也就是说，防护器件的I-V曲线上的电压下限一般根据实际需求比VDD高10% ~ 20%， 必须高于这个值；电压上限比BVox低10%~20%， 以避免过压（overshoot）的瞬态冲击，所以Vt1必须低于这个值。在实际的ESD防护设计中，根据被保护芯片的具体参数VDD和BVox设定好安全裕量，然后在这个ESD设计窗口中设计出具有高Vh低Vt1的防护器件。图（b）和图（c）分别给出了开启电压超过击穿电压、维持电压小于工作电压的例子，这些当然是不满足正确设计要求的情况。
如今随着工艺的进步，ESD防护器件设计的难度也可以从ESD设计窗口得到很好的体现：由于氧化绝缘层变薄，击穿电压BVox降低的趋势往往快于工作电压VDD降低的趋势，导致ESD设计窗口越来越窄， 因而对Vh、V1的设计要求也越来越苛刻。

图注：ESD设计窗口示意图

二极管、GGNMOS、SCR结构对比如下：

TLP测试

TLP发生器

TLP: Transmission Line Pulse，传输线脉冲发生器，是一种集成电路静电放电防护技术的研究测试手段。
与传统的HBM、MM、CDM、IEC模型不同，传输线脉冲发生器（TLP）发出的是静电模拟方波，而传统模式发出的则是RC-LC模式的脉冲波形。 传统的HBM等波形更直接的模拟了现实中的某种静电形式，而TLP通过调节上升沿和脉冲宽度，间接地模拟了这些静电脉冲形式的损伤能力和不同上升沿CLAMP触发能力。
由于使用了方波，TLP可以通过每次施加一个脉冲，获得一个I-V点的方式，一直施加不同幅值的电流直到测量泄露电流（Leakage）判定失效为止， 即可获得完整的器件在ESD过程中的I-V曲线，而这种曲线，则可以用于集成电路ESD防护设计的仿真，达到集成电路ESD防护结构设计目的。
同样由于使用了方波，还可以发现器件在ESD过程中的响应情况，包括开启过程、关断过程； 由于一般器件开启时都有snapback问题， 而这种问题对于超深亚微米器件是致命的， 因此这种测试技术对用于解决CDM模型的ESD防护结构研究至关重要；同时，利用MOS特性设计的超快超低压开启CLAMP结构越来越重要，这种结构完全依赖MOS的栅极耦合电压，发现其关断特性，获得开启与关闭的良好平衡点，此测试技术的意义也非常重要。
通过HBM、MM、CDM测试只能得到一个器件的失效电压， 如果要进行ESD防护器件的研究和性能的优化，还需要获得更多的电学信息。ESD防护器件设计的安全裕量是由器件的敏感性决定的，考虑到在大多数的先进制程和应用中，安全裕量是变化波动的， 因此在ESD事件发生时，对防护器件的各种电学参数的准确测量至关重要。由于直流特性在大电流时会产生严重的自加热效应，并不能表征ESD事件发生时的瞬态特性， 所以传输线脉冲（TLP）测试技术就变得十分必要了。
TLP脉冲发生器由长度为L的充电传输线TL1、开关S和高压电源V0组成，其原理图如下图所示。其中高压电源V0用来改变脉冲方波的幅度，TL1的长度决定TLP脉冲波的脉度。标准TLP的脉冲宽度为100ns。

TLP测试原理

TLP测试技术最早由Maloney和Khuranal在1985年引入的，用于研究集成电路器件在ESD事件发生时电压和电流在时域上的关系，属于器件级的ESD测试方法。目前TLP测试已经成为ESD防护设计中必不可少的手段。
TLP测试系统的组成原理图如图1所示，由脉冲源、衰减器、测试装置和测试器件（DUT）四部分组成。

根据脉冲产生方式的不同，TLP系统可以分为时域反射（Time Domain Reflection，TDR）、时域传输（Time Domain Transmission TDT）、时域反射和传输（Time Domain Reflection and Transmission，TDRT）和电流源（Current Source）（500Q阻抗）四种方式，其中TDR又可分为TDR-O和TDR-S。
这里介绍的TLP测试系统Barth 4002是一种TDR-O系统，在测试过程中所得的曲线通过传输线的入射波和反射波叠加而成，测得的初始数据为瞬态脉冲下电压-电流关于时间的特性。
Barth 4002 TLP系统产生的一系列短暂的脉冲方波是根据HBM的能量等效原则生成的，如下图所示。

图注：TLP测试系统生成的脉冲方波示意图
脉冲波形与直流波形的最大不同就是：脉冲波形是离散的，能更好地模拟ESD冲击的瞬态特征。每个脉冲波形的上升沿时间约为10ns，脉宽约为100ns， 用以模拟和HBM波形相近的能量脉冲的幅度根据预先设置的步长逐步递进。在每发出一个脉冲波形后，对器件作一次直流漏电流测试，所施加的电压也是预先设定的。正常情况下，器件的漏电流非常小，约为 $10^{-10}$A级(100pA)。 当某一次脉冲波形过后测得的漏电流值突然增大（一般增大3个数量级）时，说明器件已经损坏，脉冲波形停止传输。

TLP测试IV curve

下图所示为具有snapback特性的ESD防护器件的典型TLP测试曲线，横坐标为电压，纵坐标为电流。每一个测试点对应的漏电流值也绘制于同一幅图中。其中每一个测试点的绘制方法如下：TLP测试系统的脉冲源每发出一个脉冲，测量装置就测试DUT端的电压和电流关于时间的波形。 *方波在传输线上产生入射波和反射波，将入射波与反射波叠加，测得的电压-电流波形已不再是规则的方波，而有可能是如图（a）所示的波形。*然后分别取整个测量周期70%~90% 时间段内的电压、电流平均值，形成一个坐标点，绘制于TLP测试图中。

图注：典型的TLP测试示意图

TLP测试曲线中除了有脉冲方波下的I-V曲线，还有一条漏电流线，该曲线主要用来实时监控器件的漏电流。其绘制方法与I-V曲线一致，每当一个TLP脉冲点绘制完成后，转换开关就会将电压源从脉冲发生器切换至直流供电，同样取一个周期内70%-90%的平均值绘制出来的点就是漏电坐标点，如下图所示。

在TLP测试获得的电压-时间波形中，还能反映出一个表征ESD防护器件性能的关键指标：开启速度。电压波形上存在一个尖峰（如图4所示），称为过冲（overshoot）。一般来说，如果防护器件开启速度快，那么过冲就小。 如果一个防护器件的开启速度过慢，那么即使在TLP测试曲线上反映出来的开启电压很低，在实际的ESD冲击下，由于防护器件不能及时开启提供ESD电流泄放通路，也会使被保护对象被过高的过冲损坏。 因此在进行ESD防护设计时，开启速度也是必须考虑的一个因素。

图注：电压-时间波形图

对上述波形的进一步理解：
以HBM为例，如图为HBM的等效电路图，其中人体的等效电容定为100pF，人体的等效放电电阻定为1.5KΩ。Device Under Test里面是待测器件（或芯片，ESD电路）。首先开关拨向B，电源向100pF电容充电，这是模拟人体通过摩擦接触等情况使得自身携带静电荷变成静电源的过程。随后开关拨向A，电容开始放电，这是模拟人体，芯片，地构成放电通路进行放电的过程。在HBM模型下，ESD输入激励是2kV时，由于人体电阻是1.5K欧姆，放电波形的上升沿较缓，大约为10ns， 降到待测器件的电流激励为2k/(1.5k+Rdevice)（峰值电流一般小于5A）。



个人理解：
在TLP测试时，激励是方波，电压不变，电流不变，功率不变。激励刚来的时候，由电容放电，电阻分压传到ESD电路，待测器件未来得及响应（这对应着前期的过冲）。随着ESD电路的放电，在ESD激励期间，能将电压钳位至一定的值（后期主要是以恒定的电流激励来分析）。即待测器件维持不同的电流，所需要的电压不一致。钳位所需时间受RC常数影响，钳位的最终值受器件工作状态影响。（待测器件跟人体等效电阻是串联关系，二者电流相等。）
以GGNMOS为例，当输入电压（某一定值）比较低时，以Drain/p-sub的反偏pn结为主。反偏电压很小，反向截止，呈高阻态，能维持的电流也很小。
当反偏电压（某一定值）达到pn结的反向击穿电压，发生雪崩击穿，这时输出电压为trigger voltage。雪崩载流子骤增，能维持的反向电流骤增，pn结的电压被钳位至击穿电压附近。骤增的电流给p-sub充电，抬高p-sub，寄生三极管导通处于放大区（输出电压=Vp-sub+Vc，其中，Vc是指pn的反向钳位电压）。放大区的漂移载流子比雪崩载流子多很多，即放大区的三极管能维持更大的电流。电流从drain经过p-sub流向source，会拉低drain的电势。
当ESD电压更大（某一定值），同样会使三极管进入放大区。而更大的ESD电流会将drain拉得更低。（外电场越强，更多的电子从发射区漂移至集电区。集电区电子越多，其电势越低，也就是输出电压被拉得更低。）
当ESD电压再大（某一定值），同样地，输出电压会被拉的更低。但是不能无限低下去，因为器件存在寄生电阻。输出电压被拉到最低的点，称为holding voltage。可以理解为达到寄生电阻最小值之后，再增大ESD电压，器件会以定阻的形式分压。
当ESD电压继续增大（某一定值），器件仍会以定阻的形式分压，但ESD电流太大，会导致器件热击穿，就彻底损坏了。

TLP测试应用

可以对系统主芯片进行TLP测试，即可测得主芯片在ESD能量下的箝制电压，用来与TVS的TLP图形来对应。针对主芯片的箝制电压来挑选箝制电压更低的TVS。这能帮助许多产品研发工程师在产品设计时间减少Try and Error的花费以及调整设计的时间成本。这也是近期众多品牌厂纷纷导入TLP测试方式，来针对自家产品做ESD验证的原因。
下图是Notebook USB 3.1 Port With and Without TVS，TLP测量图形对比:

可以发现主芯片在ESD 3.1A能量下的箝制电压为11.1V，因此我们应挑选箝制电压更低的TVS。 由此图形可看出: 在系统I/O Port加上TVS之后，系统能在承受较高的ESD电流之下保有更低的箝制电压。

TLP测试的实际案例

1. ESD测试Spec为对Desktop的Audio Port 做Contact Discharge 8kV，考虑中的3颗TVS器件的TLP图如下:
   
   图注：3颗TVS器件的TLP图
   TVS上件后，IEC61000-4-2 ESD实测结果如下:
   
   此结果说明较低箝制电压的TVS较有可能通过较高Level ESD测试（因为较低箝制电压的TVS面对高电流的ESD能将电压钳在低压下，不容易超过主芯片的失效电压，于是更容易通过较高level的测试）。从TVS箝制电压的比较，也能帮助我们预测IEC61000-4-2的测试结果。

VF-TLP测试

VF-TLP(Very Fast Transmission Line Pulse) 与TLP原理大致相同，都是通过测量时域的电流电压来研究集成电路和器件ESD特性的测试方法，属于器件级的ESD测试方法。不同的是TLP的脉冲发生器产生的是上升沿10ns，脉宽100ns 的方波，用来模拟HBM模型。VF-TLP产生的是上升沿0.1ns，脉宽10ns的方波，用来模拟CDM模型。 其原理图如下图所示。VF-TLP采用的是低损电缆线，用来降低寄生参数，图中延迟线的作用是将入射波和反射波分开，方便算出电流。

ESD架构

IO pad

集成电路和外部环境之间的接口涉及许多重要问题。为了使键合引线（bond wire）与管芯相连， 就需在芯片的四周放置大的 “焊盘”（pad），并使其与电路中的相应结点相连接， 如图所示。

焊盘尺寸与结构是由两方面规定的：可靠性以及为键合引线键合过程中的偏差留出的余量。当键合引线的直径范围是25〜50μm时，最小焊盘尺寸在70μmX70μm到100μm×100μm之间。相邻两个焊盘之间的距离通常至少为25μm。从电路设计的角度来讲，焊盘的尺寸越小越好。因为这样可以减小焊盘对衬底的电容，并且节省管芯的面积。简单的焊盘可能仅仅由最上层金属形成的正方形构成，但是这种结构在键合时容易被扯动而剥离。 因此，每个焊盘一般都是由最上面的两层金属构成，并且它们之间由位于四周的许多通孔相连接。如图所示。 注意，这种焊盘结构对衬底的电容比仅使用最上层金属焊盘的电容大。

传输高频信号的焊盘可以被设计成八边形以减小其寄生电容，如图所示。这样的结构可以通过去除正方形的四个角获得，同时不给键合任务增加难度。如果a=b，焊盘的面积和周长都减小了约20%。

IC与外部世界的接口还必然伴随静电放电(ESD)问题。当一外部高电势的带电体接触到电路的外引脚时，静电放电现象就会发生。因为每个输入或输出引脚的电容很小，所以ESD产生的电压很大， 可能毁坏芯片上的器件。
导致ESD现象的一种常见情况是人用手去拿集成电路，对于这个效应，人体可等效为一个几百皮法的电容串连一个几千欧的电阻。根据环境不同，人体等效电容的电压可以从几百伏到几千伏。这样，如果人体触到芯片的引脚，芯片就很容易毁坏。有趣的是，即使人体没有真正接触到芯片，ESD也会发生。这是因为在高电场下，只要人的手指离芯片引脚非常近，手指就会通过空气与芯片引脚间产生“电孤"。
值得注意的是，即使没有人体干预，ESD也会发生。在典型的芯片装配线上，如果各种设备接地不好，就会积累电荷，达到高的电压。而且，在干燥空气中，电荷可能会建立相对于地的相当大的电压梯度。
MOS器件遭受到ESD的永久性的破坏有两种。第一种，当栅电场强度一般来说超过10MV/cm时，栅氧化层就会被击穿， 通常这会导致栅与沟道之间的电阻很低。第二种，如果源/漏结二极管流过大电流，不管是正偏还是反偏，二极管都会烧毁，使源/漏与衬底短路。对于现今的短沟道器件，这两种现象都有可能发生。
为了减轻ESD的问题，CMOS电路常使用ESD保护器件。如图所示，这种器件将外部电荷放电箝位到地或VDD，从而限制了加到电路上的电压。电阻R1通常不能少，它可以避免当从外部流进大电流时烧毁D1或D2。

采用ESD保护电路会导致三个严重的问题：
第一，ESD保护电路在结点对地和对VDD间引入相当大的电容，降低了工作速度和电路输人输出端口阻抗的匹配度。 因为像图中D1和D2那样的保护器件，必须足够大才能使得芯片能承受高的ESD电压，因此它们的电容可达到几个皮法。 另外，R1的热噪声也会变得很显著。
第二，ESD器件的寄生电容会把VDD上的噪声耦合到电路的输入，从而恶化了这个信号。
第三，如果设计不合适，在电路正常工作期间(甚至在电路接通时)，如果发生静电放电现象，ESD结构可能会导致CMOS电路的闩锁效应。因此，工艺工程师会针对每一代工艺制造许多不同的ESD结构并给出其特性，最终提供几种可靠的、能用于电路的结构。

ESD的测试方式

指定pin之后先给他一个ESD电压，持续一段时间后，然后再回来测试电性看看是否损坏，没问题再去加一个step的ESD电压再持续一段时间，再测电性，如此反复直至击穿，此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。
通常我们都是给电路打三次电压(3 zaps)，为了降低测试周期，通常起始电压用标准电压的70% ESD threshold，每个step可以根据需要自己调整50V或者100V。
(1). Stress number = 3 Zaps. (5 Zaps, the worst case)
(2). Stress step
ΔVESD = 50V(100V) for VZAP <=1000V
ΔVESD = 100V(250V, 500V) for VZAP > 1000V
(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)

因为每个chip的pin脚很多，可以单个pin测试，也可以组合pin测试，所以会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。

I/O pins
就是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，引脚及电源和接地总线之间可能发生的四种放电路径。所以有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时候，则output和其他pin全部浮接(floating)， 反之亦然。如图所示。

pin-to-pin测试
静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电， 所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。（I/O pin在内部电路流过VDD或VSS，然后再流向其他I/O。即同时看某一引脚到其他引脚的泄放）

Vdd-Vss之间静电放电
静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。（ESD信号从VDD进入，经过任意电路，流经任意pin到地）

Analog-pin放电测试
因为模拟电路很多差分对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做ESD测试， 当然就是只针对这两个pin，其他pin全部浮接(floating)。

chip level ESD

常用的ESD保护电路

给出几种常用的ESD电路原理图（出自台湾交通大学课件）作为演示，大家可以参考台湾交通大学课件详细学习。下图(a)中是最常见的ESD保护电路；图(b)中是CMOS工艺中最常见的ESD保护电路，GGNMOS利用寄生的BJT实现ESD保护功能；图©中是利用可控硅实现ESD保护功能；图(d)利用三极管进行泄放，与图(b)中原理一致。这些原理在前面一节都已经分享过了。

除了I/O中ESD保护电路外，电源和地也需要相应的保护电路，电源和地之间需要clamp电路，为了安全，也会搭配GCNMOS作为保护。如图是全芯片ESD保护电路的一种，其中红色虚线标注的是电源clamp电路，在设计时需要根据具体的ESD要求选择RC网络的时间常数以及ESD泄放管子的尺寸。

以上电路中使用的器件都是专门的ESD器件，通常PDK中也应该包含ESD设计专用的器件，这些器件针对ESD防护功能做了工艺处理，相比于非ESD器件具有更好的抗ESD能力，而且仿真模型与普通器件也会有区别。

ESD保护电路的版图

如果使用的PDK内没有专门的ESD器件，那么在电路版图设计中需要特别留意，ESD器件因为加工中与普通逻辑器件有一些工艺上的不同，所以相比于逻辑器件会多一些工艺层，这些在版图设计中需要考虑到。以下是某工艺中用来做ESD保护的NMOS实现需要用的版图层（ESD1、SAB），不同工艺可能有不同的实现方法，在有些工艺中还可以添加标识层实现LDD工艺等。由于ESD器件尺寸都很大，很容易导致闩锁效应(latch-up)，为了防止latch-up产生，对于单个ESD器件的尺寸有一定限制，同时版图中最好加上有效的隔离环，或者采用隔离阱将ESD器件放在单独的阱中。

某博主设计的简单的ESD电路图如下图所示，ESD保护电路在电路设计时被划分在PAD Ring模块，该模块包含所有与PAD有关的电路设计，在版图上该部分包含芯片电源网络的设计以及封装方式的考虑。

图注：I/O的ESD电路

图注：电源clamp电路

图注：PAD Ring中放置的ESD保护电路
下图中是对应原理图的版图部分，电源clamp电路的版图并没有给出具体实现，基本上与其他电路一致，只需要注意ESD泄放路径的规划即可。
图注：AVSS的ESD保护电路

图注：I/O的ESD保护电路
芯片PAD Ring 和 Seal Ring： ESD保护电路设计完成之后，就是PAD规划和芯片电源网络规划，这一部分需要根据设计需求灵活变通，良好的PAD规划一方面可以节省芯片面积，另一方面也可以减少电路互连难度。
以上版图实现只是网友为了做演示，并没有经过仔细的仿真和验证，所以器件尺寸不能过于纠结。并且为了容易观察，上面版图中PAD尺寸也没有按照要求来画，实际电路中，PAD尺寸都有严格要求。
PAD Ring部分在设计项目中十分重要，包括整个芯片的电源网络都在这部分完成，因此也会占据很大一部分芯片面积。在先进工艺设计中，核心电路的尺寸可能一直在减小，但是由于电源线宽、PAD尺寸、ESD保护电路尺寸等限制，PAD Ring的尺寸并没有按比例减小。 在很多设计中为了节省PAD Ring面积，会把PAD放在某些电路上面，以节约一部分芯片面积， 具体PAD Ring的实现与设计规则、封装方式等都密切相关。
在整个芯片的外围， 一般还要求放置一圈Seal Ring，它的最根本的作用就是防止芯片在切割的时候受到机械应力损伤。如果把Seal Ring接地，也可以起到屏蔽芯片外干扰的作用，另外Seal Ring可以防止潮气从侧面断口侵入芯片，对静电保护也有一定的作用。
Seal Ring是一种氧化、钝化层结构，在版图上Seal Ring是一个由离子注入、过孔、金属等各层按照一定的规则叠加实现的。 特别是过孔在Seal Ring上的实现可能和其它电路中不一致，所以大部分工艺针对Seal Ring有相应的设计规则。设计人员可以根据自己的需要在版图外围添加Seal Ring，有些代工厂也可以为版图添加Seal Ring.
下图中是PAD的版图设计和Seal Ring中长条形过孔设计，根据不同工艺有不同的设计方法。

完整芯片版图： 由于反相器电路十分简单，所以可以看到实际反相器电路只占整个芯片版图的很少一部分，下图中芯片版图看着可能有些失调，但却是一个完整的模拟电路芯片版图。实际芯片设计中尺寸需要根据封装提前确定方案，对于核心电路尺寸极小的电路，PAD Ring尺寸并不会太小，否则无法完成芯片封装，那么设计也没有意义。

对于大面积空白的芯片，DRC结果无法通过， 因为工艺加工对整个芯片的各个层密度有一定要求，这时候可以在空白处添加MOS电容，作为片上电容使用，也可以使用脚本或者手动添加dummy图形，直到DRC满足规则要求。

在全芯片的ESD结构设计时，需注意以下原则：
（1）外围VDD、VSS走线尽可能宽，减小走线上的电阻;
（2）设计一种 VDD-VSS之间的电压箝位结构， 且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道。对于面积较大的电路，在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD能力;
（3）外围保护结构的电源及地的走线尽量与内部走线分开， 外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄弱环节;
（4）ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到化;
（5）在实际设计的一些电路中，没有直接的VDD-VSS电压箝位保护结构时，VDD-VSS之间的电压箝位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。 所以在外围电路要尽可能多地增加阱与衬底的接触，且N+P+的间距一致。 若有空间，则在VDD、VSS的PAD旁边及四周增加VDD-VSS电压箝位保护结构， 这样不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗ESD能力。

参考文章

1、强文！这样讲解ESD太容易理解了！ - PCB设计 - 电子工程世界-论坛 (eeworld.com.cn)
2、浅谈ESD防护—CDM（一） - u12u34的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网)
3、TVS二极管选型，瞬态电压抑制二极管选型杭州东沃电子科技有限公司官方网站 (dowosemi.cn)
4、搞懂TVS管，有这篇文章就够了 - Wcat - 博客园 (cnblogs.com)
5、过压保护（一）TVS原理、选型及应用 - 知乎 (zhihu.com)
6、常用的ESD保护器件 - 知乎 (zhihu.com)
7、浅谈ESD防护——NMOS的妙用 - u12u34的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网)
8、金属硅化物之cide - 知乎 (zhihu.com)
9、TLP测试标准和方法 - 知乎 (zhihu.com)
10、TLP_百度百科 (baidu.com)
11、ESD模型介绍 - 赛米微尔-技术支持社区 (semiware.com)
12、ESD测试: TLP测试的优势及与HBM, IEC61000-4-2的异同 - 知乎 (zhihu.com)
13、浅谈ESD防护——GCNMOS - u12u34的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网)
14、芯片守护神——ESD静电防护（5） - 知乎 (zhihu.com)
15、ESD防护—三极管的应用_专业集成电路测试网-芯片测试技术-ic test (ictest8.com)
16、模拟CMOS集成电路设计 - 拉扎维
17、集成电路中的ESD防护，一篇入门_芯片有防护esd为啥在外部电路还要加呢-CSDN博客
18、ESD保护（5） - 知乎 (zhihu.com)
19、模拟集成电路设计流程–ESD保护电路和PAD电路-电子工程专辑 (eet-china.com)