芯片ESD防护

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分类专栏： ESD 文章标签：笔记

于 2024-02-01 20:41:59 首次发布

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栅极耦合(Gate-Couple) ESD技术

MOS管常见击穿类型

MOSFET击穿电压-Drain（漏极）->Source（源极）穿通击穿

MOSFET击穿电压-Drain（漏极）->Bulk雪崩击穿

MOSFET击穿电压-Drain（漏极）->Gate（栅级）击穿

MOS管容易击穿的原因

参考文献

基本概念

ESD（Electro-Static discharge）的意思是“静电释放”，在芯片的制造、运输、使用过程中，芯片的外部环境或者内部结构会积累一定量的电荷，这些积累的电荷会瞬间通过芯片的管脚进入集成电路内部，峰值电流可以达到数安培，也可能有几百伏甚至成千上万伏电压。EMI（Electromagnetic Interference）是电磁干扰，EMC（Electro Magnetic Compatibility）包括EMI和EMS，是“电磁兼容性”，指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力，和ESD注意区分。

ESD产生来源

1、人体放电模式(HBM,Human Body Model)：人体通过摩擦等方式积累了静电，再去碰触芯片时，人体上的静电便会经由芯片的PIN脚进入芯片内部，再经由芯片放电到地。

2、机器放电模式(MM,Machine Model)：机械手臂等设备本身积累了静电，当机器碰触芯片时，该静电便经由芯片的PIN脚放电。

3、元器件充电模式(CDM,Charge Device Model)：芯片先因磨擦或其他因素而在内部积累了静电，但在静电积累的过程中芯片暂未受到损伤。这种带有静电的芯片在处理过程中，当其PIN脚碰触到接地面时，内部的静电便会经PIN脚自IC内部形成放电，此种模式的放电时间可能只在几ns内。

HBM和MM都是由外而内的ESD事件，静电流是由芯片外部灌入内部，所以针对HBM和MM的防护主要集中在IO。而CDM是器件内部向外部放电，脉冲时间短，所以CDM防护的重点是建立低寄生电容的泄放通道，CDM幅值虽然很高，但是其防护电路不需要很大的面积，只需要能及时将积聚在半导体衬底材料内的载流子泄放出去。片外ESD保护器件常见的有陶瓷电容、齐纳二极管、肖特基二极管、MLV(Multi-Layer Varistor，多层变阻器)和TVS (Transient Voltage Suppresser 瞬态电压抑制器)。片上集成ESD 防护电路的难度较大，工艺进步使MOS管的栅极氧化层厚度越来越薄，芯片自身的ESD防护能力降低。湿度是影响静电电荷积累的重要因素，适当增加湿度可降低ESD电压。

HBM测试模式

静电的积累可能是正或负电荷，静电放电测试对同一PIN脚而言是具有正、负两种极性。进行ESD测试时，针对I/O PIN与电源和地之间发生ESD的情形，有下列四种组合：

PS mode：VSS引脚接地，正的ESD电压出现在I/O PIN并对VSS脚放电，此时VDD与其它PIN脚浮空。

NS mode：VSS引脚接地，负的ESD电压出现在I/O PIN并对VSS脚放电，此时VDD与其它PIN脚浮空。

PD mode：VDD引脚接地，正的ESD电压出现在I/O PIN并对VDD脚放电，此时VSS与其它PIN脚浮空。

ND mode：VDD引脚接地，负的ESD电压出现在I/O PIN并对VDD脚放电，此时VSS与其它PIN脚浮空。

ESD也有可能发生在任意的I/O引脚之间，若两只PIN脚之间无直接的相关电路，静电放电电流会先经由某部分的电路到VDD或VSS电源线上，再由VDD或VSS电源线到另一引脚流出芯片。

引脚对引脚正向Mode：引脚施加正的ESD电压，其余所有1/0引脚一起接地，VDD和VSS引脚悬空。

引脚对引脚反向Mode：引脚施加负的ESD 电压，其余所有1/0引脚一起接地，VDD和VSS引脚悬空。

ESD失效判断方式

1、绝对漏电流：当IC进行ESD测试后，在其 I/O PIN上加一定电压，漏电电流超过规定值，即可认为ESD失效。

2、相对I-V漂移：当IC进行ESD测试后，其 I/O PIN的I-V曲线漂移超过规定值，即可认为ESD失效。

3、功能判断：当IC进行ESD测试后，其 I/O PIN的功能已经不满足性能规格，即可认为ESD失效。

ESD保护电路要求

1、当ESD 冲击出现时，ESD保护器件能够快速开启，高效泄放冲击大电流，钳位到安全电压。

2、在ESD 冲击下具有一定程度的鲁棒性，确保ESD保护电路自身能够承受外部冲击。

3、当芯片处于正常工作状态时，ESD保护器件处于关闭状态，不影响电路正常功能。

4、ESD保护电路一般在IO pad的周围，需保证较小的IO延迟。

ESD保护电路设计

最经典的电压钳位电路便是单个二极管，其IV特性如图所示，但无论是正向工作的开关、整流二极管，还是反向工作的稳压二极管，单个二极管会有钳位电压Vclamp不稳定，寄生电容大，漏电流大，电路鲁棒性差等缺陷。

图二极管IV曲线

之后又提出了其他钳位电压结构，如图所示，将正向二极管串联反向稳压二极管，该结构能降低部分寄生电容，但是钳位电压受工艺影响较大。图中的电阻是1.5k，HBM仿真时作为人体等效电阻。

图一种电压钳位结构

ESD防护策略大致分为两种：一种是Pad-Based；一种是Rail-Based。两种策略的区别在于触发机制，Pad-Based是利用寄生器件的反向击穿/正向导通特性，构建从Pad到Power Rail的双向ESD通路，在Pad端实现ESD泄放，所以Pad-Based策略属于电压触发。GGNMOS，SCR，二极管串，都属于Pad-Based型ESD防护器件。

Rail-Based是利用二极管的正向导通特性，将ESD电流先行从端口转移到Power Rail，再利用RC电路的频率触发特性，利用响应栅压开启BigMOS，将Power Rail上的ESD电流通过MOS泄放，实现了Rail to Rail的ESD泄放。

Pad-Based电路结构无法有效对CDM进行防护，主要因为Pad-Based结构多利用寄生器件的反向击穿电压或者正向导通累积电压实现正常工作与ESD的区别。而该类器件因为异质结，普遍具有较大的寄生电容参数，对高频CDM的开启响应缓慢，瞬态电压高，阻碍CDM泄放，很难实现令人满意的CDM保护效果。而Rail-based电路结构则是利用ESD的频率特性，只要Power Rail上的特征频率满足要求，MOS就会开启，通过MOS管的沟道实现ESD泄放。由于RC-detector电路具有特征频率的向下兼容性，RC电路能对HBM和CDM都产生响应。

目前大多数芯片的IO口都会采用二级防护策略，一级防护针对HBM和MM波形，器件面积大，寄生电容大，开启速度慢，适合泄放大电流；二级防护针对CDM波形，面积小，寄生电容小，开启速度快，能快速对CDM进行响应。两级保护之间的电阻R一方面提高栅极的鲁棒性，一方面限制HBM进入二级，另一方面限制HBM进入二级保护电路。

图 CDM的端口防护

全芯片ESD防护电路

图全芯片ESD保护网络

全芯片ESD保护网络一般需要用到钳位二极管，RC Power Clamp，有时还会有GGNMOS、GDPMOS。

二极管具有高ESD鲁棒性的特点，但其阈值电压较低，常常需要串联二极管进行钳位，二极管串的导通电阻会随着串联器件个数的增加而成倍增加，相应的钳位电压也随之增大，这会有超出设计窗口的风险，只有通过增加二极管尺寸的方式进行折中，但这无疑会占用更多芯片面积。当二极管串联个数大于两个时会在二极管串内部寄生达灵顿晶体管（Darlington Transistor），寄生的达灵顿晶体管反过来又会降低二极管串的触发电压，并且随着二极管串联个数的增多，漏电流也越来越大。

GGNMOS（Gate-Grounded NMOS）与GDPMOS（Gate-VDD PMOS）是结构最简单的两种MOSFET ESD保护器件，由于其放电特性稳定且具有回滞特性，GGNMOS与GDPMOS被包含在工艺厂提供的标准ESD器件库内。GGNMOS与GDPMOS均利用内部寄生的NPN与PNP开启泄放ESD电流。以GGNMOS的结构为例，栅电位接地短路，短路的栅极是为了确保在工作状态下使GGNMOS沟道处于关断状态。当正极到来一个相对于负极的正ESD脉冲时，NMOS的漏极与衬底PN结雪崩击穿产生大量电子空穴对，空穴经P阱电阻Rpwell流向负极，在P阱电阻上产生压降，压降达到寄生NPN的阈值电压后使得寄生NPN开启泄放ESD电流；当正极到来一个相对于负极的负ESD脉冲时，相当于P型衬底和漏极形成的体-漏寄生二极管正偏，泄放ESD电流。若需要 GDPMOS达到与GGNMOS相同的保护能力，要占用更多的芯片面积。GDPMOS的维持电压高于GGNMOS器件，更不易发生闩锁效应。

图 (a)GGNMOS；(b)GDPMOS

不同I/O口之间的 ESD 放电路径都经过电源钳位电路可以大大节约芯片面积。电源钳位电路在设计上需要满足两个条件，一是正反两个方向均有放电通路，二是电源钳位电路的主放电器件尺寸须足够大以使自身导通电阻足够低且放电能力足够高。

图 RC Clamp原理图

RC电源钳位电路（RC Power Clamp）是一种无回滞特性的 ESD 保护方案，它由ESD瞬态检测电路、反相器电路和主ESD放电器件三部分构成。由电阻和电容构成的ESD瞬态检测电路检测ESD脉冲的上升沿，并经过反相器向BigFET的栅输送电平信号，主放电器件BigFET一般为大尺寸NMOS器件，ESD电流通过NMOS的沟道泄放。

HBM脉冲上升沿少于10ns，脉冲周期约为150ns，RC时间常数τ要满足 1ms>τ>150ns。在版图设计中，大电阻与大电容会占据很大的版图面积，因此τ不是越大越好，依靠经验值选择在800ns~1000ns之间。RC电源钳位电路的工作原理为：若电源信号为电路工作电压信号，RC 电路中的电容跟随电源脉冲充电，电容两端的电平为高电平，因此与电容连接的反相器输入为高电平信号，反相器输出低电平信号，因此Mn处于关断状态，电源钳位电路不工作。当电源上检测到ESD脉冲时，ESD脉冲的上升沿仅为 2ns-10ns，由于RC时间常数τ远大于ESD的脉冲上升沿，电容两端来不及跟随 ESD 脉冲充电，因此电容两端电压为0，反相器输入低电平信号，输出到 Mn 的栅为一个高电平信号，Mn沟道开启泄放ESD电流。RC电源钳位电路中主放电器件Mn的开启是通过探测ESD脉冲上升沿决定的而不是依靠电平触发，Mn的触发电压即Mn的阈值电压，Mn依靠沟道放电因此无回滞特性，在设计时无需考虑设计窗口下限的限制。

CDM防护

CDM放电由于器件在外界因素的扰动下本身储存了大量带电载流子，而芯片本身的结构和电容决定了储存在器件电荷的电量和放电持续时间，所以CDM波形是由芯片自身决定，其不像HBM和MM一样有固定的波形。CDM的瞬态电流峰值很高，但是持续时间短，脉冲能量低。其防护电力路的设计思路与HBM还是有一定差异。CDM与HBM防护设计的主要区别有：

1、HBM侧重于过电流能力，同时需要设计合理的Design Window，而CDM侧重于瞬态特性；

2、防护部位不一，HBM对MOS管的源，漏，栅等都会造成损坏，而CDM的只会对MOS管的栅极造成破坏，需要引起注意的是，工艺先进，栅氧薄；

3、HBM波形虽然峰值电流低，但是其持续时间长，放电功率大，HBM设计需要将电学特性与热电特性相结合。CDM，总能量很低，只需要关注其高频脉冲特性。

CDM是一种未经调制的高频波形，其能量主要集中在高频波段，而高频波对电容电感较为敏感。所以布局布线对CDM防护也有一定影响。

平行走线长度越长、走线与走线之间的间隔距离越大，防护效果越好。根据传输线模型，线缆会对高频信号造成衰减，而CDM能量主要集中在高频波段，平行走线长度越长，线缆造成的高频衰减越大,能略微提升CDM防护效果。CDM作为一种物理现象，波形频谱分布极其复杂。线缆间的耦合作用更加难以预测，所以增加关键IO线间的距离，降低耦合作用，也能提高CDM的防护效果，同时IO端口的走线也不要频繁跳线，避免CDM波形在金属线中发生反射与折射。

CDM源于半导体材料内部，所以保护器件需要尽可能的靠近被保护的电路元件，同时还需要和被保护的器件位于同一衬底内，需要其尽可能快的泄放衬底中的非平衡载流子。

为了降低CDM所带来的破坏，针对CDM的定制化器件也逐渐步入视野，例如Ploy-diode、LCSCR（Low-Capacitance SCR）。

图不同芯片CDM波形

因为各种外部环境的变化，改变了半导体材料的电中性条件，使得载流子分布不均，空穴与电子各自积聚在不同区域，通过内建电场维持体系平衡。当与相对接地的金属接触后，这部分聚集的载流子逸出体系，造成CDM放电。因此CDM在生产制造、封装、测试、运输过程中是极难被避免的。而随着工艺结点的降低，芯片对CDM的耐受程度也随之降低，CDM的失效基本都集中在栅氧化层。针对由封装流入内部的电荷，可以看成是一种“由外到内”的ESD事件，这种由外到内的ESD电流便类似于HBM和MM，传统的ESD防护措施能发挥一定作用。而未封装的裸片，其CDM电荷储存在衬底，其放电路径是由内到外，传统的HBM防护措施可能会失效。

图封装电荷由外部进入芯片

影响CDM能力的主要因素

CDM防护能力与工艺节点和封装直接相关。这意味着相同工艺节点的不同芯片比较CDM能力时，需要被比较的芯片的封装尺寸也差异不大，尺寸差异太大的芯片无法保证进入芯片的电荷量在相同数量级，通常芯片封装小，CDM的能量进入芯片也会较少。另外，尺寸差距不大时，不同芯片比较CDM能力，也要考虑工艺节点，60nm相比40nm可能就会strong许多。

1、和尺寸关系：

随着工艺尺寸的缩小，CDM能力显著降低。工艺尺寸减小，导致有源器件栅氧更薄。

2、和封装关系

图 65nm&45nm工艺节点

图 22nm工艺节点

在给定的预充电压下，峰值电流是限制芯片CDM的敏感函数。pin数量和封装尺寸增大，会使IC存储更多的电荷，CDM泄放时峰值电流迅速增加。因而在峰值电流同等的情况下，pin数量、尺寸越大，CDM能力越低。

关于NMOS的CDM损伤

图 MOS管栅极ESD损伤（扫描电子显微镜图像）

MOS管输入电阻较高，而栅和体区或衬底间电容又非常小，所以极易受外界电磁场或静电的感应而带电（少量电荷就可能在极间电容上形成相当高的电压（U=Q/C）将管子损坏），在静电较强的场合难于泄放电荷，容易引起静电击穿。静电击穿有两种方式：一是电压型，即栅极的薄氧化层发生击穿，形成针孔，使栅极和源漏间短路（漏电流增加）；二是功率型，即金属被熔断，造成栅极开路或者是源漏开路（漏电流减小）。CDM失效多集中在栅级，随着最小尺寸缩减，栅氧厚度变薄，CDM失效概率增加，如下图所示，是典型的栅极ESD损伤。芯片内部积聚了大量电荷，当芯片与接地导体接触后（电势相对低便可认为是接地，比如金属机壳等），大量电荷从芯片逸出，此时会在极短的时间内产生静电脉冲，CDM的放电特点就是时间短，电流脉冲高，波形不确定。对于NMOS而言，当大量空穴集中于管芯中，栅极接地后，栅电容两侧就会集聚大量正电荷，这部分载流子会抬高两边的电势差，当电势差过高时栅电容就会被击穿。

图 NMOS gate接地放电

如果NMOS的源、漏接地，衬底在CDM测试中为高电位，N+有源区为低电位，载流子就会从衬底和漏源间的寄生二极管流出。二级保护器件需要尽可能的靠近被保护的电路元件，需要和被保护的器件位于同一衬底内，保证尽可能快的泄放衬底中的非平衡载流子。

传输线脉冲模型（TLP）

传输线脉冲模型（Transistor Line Pulse，TLP）对ESD防护器件进行的测试，可描绘出器件精确的电流与电压关系波形图（I-V 特性曲线）与直流漏电的I-V曲线，对不同ESD防护结构的I-V特性对比分析具有参考意义。判断器件失效的一般方法为漏电失效判定法，器件的漏电测试是在每一个TLP脉冲施加之后，对待测器件施加一个1.1倍的直流工作电压，得到器件的漏电I-V特性，若漏电电流的绝对值大于1uA或者漏电流增大一个数量级以上可判定器件失效，停止测试。

图 TLP测试I-V曲线

TLP测试是非破坏性的，在器件达到失效点之前均可对器件进行重复测试，是一种渐进式测试方法。TLP测试可通过设置脉冲的上升时间与脉冲持续时间模拟其他测试模型，例如，设置10ns的上升时间与100ns的脉冲持续时间来模拟HBM测试模型，VHBM=It2*1500Ω，这是因为100ns TLP脉冲平均功率与HBM脉冲的平均功率相近。使用快速TLP脉冲（VeryFast-TLP，VF-TLP）模拟CDM测试模型，上升时间设置应为200ps，脉冲宽度应设置为10ns。

图 (a)有回滞特性ESD器件I-V曲线；（b）无回滞特性ESD器件I-V曲线

ESD防护器件的I-V曲线需要关注四个点，分别是雪崩击穿点、回滞点、维持点以及失效点。设计时这四个关键点要全部包含在设计窗口之内。ESD保护器件的TLP测试曲线分为三个区域，一是内部电路正常工作区，上图横坐标为0-VDD区间。在工作区域内，ESD器件应为关断状态。二是ESD 器件工作区即ESD设计窗口，考虑噪声的影响，设计窗口的下限选择1.1倍的VDD，上限选择0.9倍的电路失效电压值VMax。三是内部电路失效区，当内部电路漏电很大，无法正常工作时，即判断电路失效，VMax为内部电路失效区的下限。当被保护端口为输入端口时，由于输入引脚常与内部电路的栅端连接，VMax一般定义为MOSFET的栅氧击穿电压；当被保护端口为输出端口时，由于输出引脚常与内部电路的源漏端连接，VMax一般定义为MOSFET的源漏击穿电压。无回滞特性的ESD保护器件如二极管、利用NMOS栅沟道放电的RC Clamp电路等可以通过电路仿真的方法进行优化。器件的维持电压Vh应高于设计窗口的下限以防发生闩锁，器件的触发电压Vt1以及失效电压Vt2应小于设计窗口的上限以防止内部电路发生栅氧化层击穿或源漏击穿致使电路失效。

ESD保护二极管设计

1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电流分布更均匀，从而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流。

变容二极管

变容二极管(Varactor Diodes)又称"可变电抗二极管"，是利用PN结反偏时结电容大小随外加电压而变化的特性制成的。反偏电压增大时结电容减小、反之结电容增大。

TVS二极管

当TVS二极管的两端受到极大的瞬态反向偏压时，它能以10的负12次方秒量级的速度，（瞬间）将其两极间的高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，使两极间的电压箝位于一个预定值，免受各种浪涌脉冲的损坏。

栅极耦合(Gate-Couple) ESD技术

Multi-finger的ESD设计的瓶颈是开启的均匀性，假设有10只finger，而在ESD 放电发生时，这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其ESD 防护能力等效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。

MOS管常见击穿类型

MOSFET击穿电压-Drain（漏极）->Source（源极）穿通击穿

这个主要是Drain加反偏电压后，使得Drain/Bulk的PN结耗尽区延展，当耗尽区碰到Source的时候，那源漏之间不需要开启就形成了通路，所以叫做穿通。

穿通击穿在击穿过程中，电流有逐步增大的特征，这是因为耗尽层扩展较宽，产生电流较大。另一方面，耗尽层展宽大容易发生DIBL效应，使源衬底结正偏出现电流逐步增大的特征。穿通击穿一般不会出现破坏性击穿，因为穿通击穿场强没有达到雪崩击穿的场强，不会产生大量电子空穴对。

MOSFET击穿电压-Drain（漏极）->Bulk雪崩击穿

这是PN结雪崩击穿，漏极反偏电压下使得PN结耗尽区展宽，则反偏电场加在了PN结反偏上面，使得电子加速撞击晶格产生新的电子空穴对，然后电子继续撞击，如此雪崩倍增下去导致击穿，所以这种击穿的电流几乎快速增大，I-Vcurve几乎垂直上去，很容烧毁的。(这点和源漏穿通击穿不一样)

MOSFET击穿电压-Drain（漏极）->Gate（栅级）击穿

这个主要是Drain（漏极）和Gate（栅级）之间的Overlap导致的栅极氧化层击穿，这个有点类似GOX击穿了，当然它更像Polyfinger的GOX击穿了，这个Overlap还有个问题就是GIDL，这个也会贡献Leakage使得BV降低。

MOS管容易击穿的原因

MOS管一种ESD敏感器件，输入电阻高，而栅-源极间电容又非常小，所以极易受外界电磁场或静电的感应而带电(少量电荷就可能在极间电容上形成相当高的电压(U=Q/C)将管子损坏)。静电击穿有两种方式：一是电压型，即栅极的薄氧化层发生击穿，形成针孔，使栅极或者漏极和源极间短路；二是功率型，即金属化薄膜铝条被熔断，造成栅极开路或者是源极开路。静电放电形成的是短时大电流，放电脉冲的时间常数远小于器件散热的时间常数。因此，当静电放电电流通过面积很小的pn结，将产生很大的瞬间功率密度，形成局部过热，使结区局部或多处熔化导致pn结短路，器件失效。反偏pn结比正偏pn结更容易发生热致失效，在反偏条件下使结损坏所需要的能量只有正偏条件下的十分之一左右。这是因为反偏时，大部分功率消耗在结区中心，而正偏时，则多消耗在结区外的体电阻上。对于双极器件，通常发射结的面积比其它结的面积都小，而且结面也比其它结更靠近表面，所以常常观察到的是发射结的退化。