Verilog期末复习规划
答应我好好复习别挂科好吗?
Me_禹城人
这个作者很懒,什么都没留下…
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状态机(下)(第八天)
状态机(下)(第八天)本节重点无(但有两题课堂上的选择题留意一下)本节内容这节课讲了啥呢?1.双进程状态机改成单进程状态机2.Moore型状态机和mealy型状态机的区别选择题把答案背一背吧(当然老师上课时说不出选择题也不知道是不是真的)3.不同编码类型的状态机里面提到了用宏定义来定义我们的状态编码,其实我们沿用之前的parameter来定义就好了不用那么麻烦(用宏定义来替代我们的parameter的定义,当然不想用宏也可以)代替我们的parameter的定义(不用在原创 2020-07-02 11:06:41 · 192 阅读 · 0 评论 -
状态机(上)(第七天)
状态机(上)(第七天)本节重点本节建议大家从视频的16.37分开始看到视频的50.57分 来理解一下老师对状态机的描述,老师对状态机的描述还是很清晰状态机的部分是必考的而且题型固定本节内容我们来这么理解状态机这个概念,计数器本身就是一个状态机,比如一个十进制的计数器就是一个有0-9的十种状态的状态机那么本节的关键在于我们是怎么用verilog 来描述我们的状态机的接下来的内容请保证看了老师的视频的 16.37分开始看到视频的50.57分部分然后就可以很清晰的概括出来(以课堂上的例子说明原创 2020-07-01 23:44:40 · 297 阅读 · 0 评论 -
状态机 __三态门(第六天)
状态机 -> 三态门(第六天)喔胡说的曾经说过:学习的过程就是讲故事的过程,把听到故事用自己的语言讲给别人听,别人能听懂了那才叫掌握知识本节重点了解什么是三态门?三态门拿来做什么的?双向端口和三态门的关系电路资源优化问题作业本节内容我们先来回答第一个问题,什么是三态门?三态即三种状态:高电平,低电平,高阻态(就是高阻抗(电阻很大,相当于开路))。三态指其输出既可以是一般二值逻辑电路,即正常的高电平(逻辑1)或低电平(逻辑0),又可以保持特有的高阻抗状态。高阻态相当于隔断状态(原创 2020-06-28 18:45:34 · 320 阅读 · 0 评论 -
Verilog深入上、下(第五天)
Verilog深入上、下(第五天)本节重点Verilog深入上:分频器知识,学会判断给出的电路是多少分频Verilog深入下:阻塞试赋值和非阻塞式赋值的区别以及什么时候用阻塞试赋值?什么时候用非阻塞试赋值作业本节内容Verilog设计深入上、下,两节连在一起看,一个很直观的感受就是没有涉及太多新东西更多的是对前面第3章和第5章的补充毕竟重点都给你标出来了谁才是大哥Verilog设计深入上就是对第5章末尾的一些知识的讲解即上节课我们最后提到的给计数器加一个计数溢出然后做成了一个分频器,原创 2020-06-28 10:26:11 · 165 阅读 · 0 评论 -
计数器(第四天)
计数器(第四天)本节重点1.什么情况下两个触发器可以写在一个always里面什么情况下不能?2.怎么设计一个计数器,异步信号同步信号怎么样去描述3.作业(1)什么情况下两个触发器可以写在一个always里面什么情况下不能?当几个电路是同一个边沿触发的时候可以写在一个always里面因此反推,当两个电路的边沿触发的时钟是不同的时候是不能写在一个always里面的(2)怎么设计一个计数器,异步信号同步信号怎么样去描述?第一步:这是一个最简单的计数器,时钟上升沿一来就q加1原创 2020-06-22 14:04:53 · 490 阅读 · 0 评论 -
时序逻辑电路(第三天)
时许逻辑电路(第三天)本节重点1.如何编写用时钟(clk)的上升沿来控制触发器的输出?2.如何编写用同步信号控制(也就是时钟)触发器输出和用异步信号控制触发器输出?(能回答以上两个问题就能应付今天的内容了)本节内容(1)如何编写用时钟(clk)的上升沿来控制触发器的输出 ?我们先不急着解答这个问题,我们先回顾一下本节的标题‘时序逻辑电路’,什么是时序逻辑电路?时序逻辑电路和组合逻辑电路又有什么关系?Ok,上图已经解释得很清晰了,时序逻辑电路相当比组合逻辑电路多一个锁存器,把以前的状态原创 2020-06-21 15:26:52 · 766 阅读 · 0 评论 -
元件例化(第二天)
元件例化(第二天)半加器描述此前老师讲过应该是没录到,也有可能会考 module h_adder(a, b, co, so) output co, so; input a, b; assign so = a^b; //连续赋值语句 assign co = a&b; endmodule元件例化本节重点(1)用元件例化实现全加器(2)循环语句的使用(3)作业用元件例化实现原创 2020-06-20 15:49:37 · 1235 阅读 · 0 评论 -
4选1选择器(第一天)
上节课半加器的总结涉及的语法module text(clk,A,B,C)模块名(输入输出端口名)input/output(说明端口的输入输出特性)描述电路的功能,并行语句本节课4选1选择器1. 新增加语法regreg和wire的概念reg(register)英译:寄存器;wire(电线)即:线型sd【reg】理解reg[7:0] yalways凡是在always里面赋值的变量都是寄存器类型的变量顺序语句一定要写在always里面,即:任何顺序语句都要放在结构语原创 2020-06-19 14:20:14 · 2910 阅读 · 0 评论