计数器（第四天）

最新推荐文章于 2023-03-30 23:39:38 发布
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分类专栏： Verilog期末复习规划 文章标签： verilog
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本文探讨了计数器的设计，包括何时可以将两个触发器放在同一个always块中，如何设计带有异步和同步信号的计数器，并通过逐步升级的方式解释了从基本计数器到分频器的演变过程。同时，给出了使用Verilog设计60进制计数器的作业题目。
摘要由CSDN通过智能技术生成

计数器（第四天）

本节重点

  • 1.什么情况下两个触发器可以写在一个always里面什么情况下不能？
  • 2.怎么设计一个计数器，异步信号同步信号怎么样去描述
  • 3.作业

（1）什么情况下两个触发器可以写在一个always里面什么情况下不能？

  • 当几个电路是同一个边沿触发的时候可以写在一个always里面
    在这里插入图片描述

  • 因此反推，当两个电路的边沿触发的时钟是不同的时候是不能写在一个always里面的
    在这里插入图片描述

（2）怎么设计一个计数器，异步信号同步信号怎么样去描述？

  • 第一步：这是一个最简单的计数器，时钟上升沿一来就q加1

在这里插入图片描述

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