上节课半加器的总结
涉及的语法
module text(clk,A,B,C)
模块名(输入输出端口名)input
/output
(说明端口的输入输出特性)- 描述电路的功能,并行语句
本节课4选1选择器
1. 新增加语法
-
reg
reg
和wire
的概念- reg(register)英译:寄存器;wire(电线)即:线型
- sd【reg】
- 理解
reg[7:0] y
-
always
- 凡是在
always
里面赋值的变量都是寄存器类型的变量 - 顺序语句一定要写在always里面,即:任何顺序语句都要放在结构语句里面
- 解释一下always语句的含义:always语句本质上对实际电路并行运行的一种模拟
always括号里面标记着各种输入信号的激励,每一次激励的发生都会触发一
- 凡是在