SystemVerilog
文章平均质量分 53
沧月九流
ICer
展开
-
interface、virtual interface 与 config_db之间的关系?
1,首先我们要明白为什么引入interface?引入interface是为了避免使用绝对路径增加程序的移植性!2,为什么引入virtual interface?因为在top_tb中可以直接声明interface,而在由run_test启动的UVM验证平台的类中不能直接声明interface因此引入了virtual interface!3、interface 与virtual interface如何完成连接?1)interface在top_tb中直接声明后,在随后例化DUT的过程中就可以将其与DUT原创 2022-04-14 21:34:25 · 3496 阅读 · 3 评论 -
SystemVerilog中的采样和数据驱动问题?
一、SystemVerilog中的采样和数据驱动问题?首先我们要明白在采样和数据驱动的过程中会具体会出现什么问题1)采样过程:原本是想在时钟上升沿采集数据的,结果采样的值却是上升沿之后的数据。2)数据驱动:不清楚数据是在上升沿之后驱动数据还是之前。造成以上问题的本质是竞争问题,那如何解决竞争问题呢?1)首先加入适当的延迟,明确驱动与时钟,采样信号与时钟的先后关系,避免竞争问题的产生,但这并不是一个好的选择。2)在接口中使用clocking块。(以下将主要介绍clocking块)首先又一个问题我原创 2021-04-19 21:02:00 · 2337 阅读 · 0 评论 -
SystemVerilog中的Program的学习笔记
1、SystemVerilog中的Program的作用? 将验证部分与设计部分进行隔离(实现方式就是将软件验证部分放置program中)2、SystemVerilog中的Program结束方式?Program结束方式分为两种:1、隐式结束 2、显式结束1、隐式结束:如果program种有一个initial,则执行完该initial过程块,program就自动结束,但如果有多个initial过程块,则执行最后一个过程块后program将自动结束。2、显示结束:如果program中的某个initi原创 2021-04-17 10:37:15 · 5227 阅读 · 1 评论 -
SystemVerilog中接口interface的modport
最近自学SV interface中的modport记录以下学习笔记:一、interface中的 modport作用:在接口中使用modport结构能够将信号1、分组 , 2、指定方向。interface中的 modport使用方法:在接口内部声明modport将信号分组,并指定方向的方法如下://带有modport的接口interface arb_if(input bit clk); logic [1:0] grant,request; logic rst; //将原创 2021-04-16 15:20:37 · 9770 阅读 · 0 评论 -
Systemverilog中的组合数组与非组合数组详解
问题一:如何区分组合数组与非组合数组?你能区分以下数组哪些是组合数组哪些是非组合数组吗?logic [8:0][7:0] array0;logic [7:0] array1 [8:0];logic array2 [8:0][7:0] ;答案就是:只有第一个数组array0是组合数组,其余都是非组合数组。哪如何区分与记忆呢?首先明白维数在数组名左边意味着packed即告诉编译器要打包的意思,而在右边意味着unpacked即告诉编译器要不用打包的意思。然后我们要明白组合数组就是将数组中的每一位原创 2021-04-12 09:53:32 · 2662 阅读 · 2 评论