scottar的博客

开发板的设计通常是尽可能的将所有的资源都接出来以便用户使用。外设USB2.0： FPGA的USB2.0 接口interface ： 外部扩展接口、 LED、 UART转USB、RTCFPGA3： 电源FPGA2：DDR 接口QSPI接口配置接口FPGA1：时钟输入扩展接口rstU5F: IO bank 的供电电压HP Bank：适用于高速数据传输场景，如DDR内存接口，支持高速差分信号，电压最高1.8V。

文章目录实验目标实验原理串口协议状态机设定关于波特率，采用115200的波特率设计实验代码rx_uartuart_txuart_top实验仿真仿真结果仿真代码总结实验目标常态下，fpga 侧实现1s一次的的数据发送。在空闲的时候， fpga侧实现串口的数据的接收，然后再通过串口将数据返回给上位机实验原理串口协议状态机设定关于波特率，采用115200的波特率设计实验代码说明：以下的代码是我照着黑金的修改后，形成的自己的代码，要看原来的代码可以参考黑金的资料。rx_uart`times

PLL锁相环的作用根据给定的频率的信号进行多种的不同的其他的频率的时钟信号的生成，用于不同等级的时钟的生成使用方法通过vivado 自带的时钟管理的ip core 进行pll 的使用打开clock wizard修改配置（1）修改输入的时钟的频率是200MHz（2） 修改其几路的输出的时钟的频率生成ip core 并编写顶层文件如下所示为顶层文件：`timescale 1ns / 1ps////////////////////////////////////////////////

目标通过点击按钮来控制开发板上的led 的灯的亮灭，具体来说，开发板共有四个led，同时也对应4个按键。初始化情况下，灯为亮的状态，当按下按键时候，对应灯熄灭。对应的电路图思路我们采用了两个D 触发器，通过两个上升沿，将按键的状态依次向后传出，u最后将按键的高低电平的状态进行向led 的状态进行的输出：代码verilog`timescale 1ns / 1ps///////////////////////////////////////////////////////////////