scottar的博客

先建立一个工程参考文章如何及建立一个veivado 的工程，详细的请参考下面的这篇文章https://blog.csdn.net/weixin_42066185/article/details/106421611回顾作为基本新手入门vivdado ， 我从新进行熟悉了一下，跟着教程实现了一下 led 的闪烁，具体代码即过程请参考后面的led实现过程实现led即helloworldled.v codeled.v`timescale 1ns / 1ps////////////////////

目录下位机发送间隔10s下位机测试发送的核心代码测试结果测试结果原因结论下位机发送间隔设定1s下位机代码片段测试结果测试结论发送测试设定100us发送测试设定延时10us上位机测试代码测试结果测试原因修改去掉printf 后延时10us测试结果原因剖析根本原因溯源解决方案修改 define TCP_SND_QUEUELEN 大小下位机发送间隔10s1 测试平台搭建搭建过程请参考我的另一篇blog的过程：“https://blog.csdn.net/weixin_42066185/article/

出现原因我所采用的zynq平台中arm 作为tcp的服务器，然后接收pc端的客户端的连接，当建立连接后，tcp服务器，每隔10s中向pc的客户端发送一句helloworld,过了一段时间后出现如下的报错，然后还是仍然能够接收到数据：参考链接https://www.baidu.com/link?url=5gONuxE3YipSx2EZZFNB6svzoVI5yv0BZblkvZFPhV40pv3GbdsZXcOVNJwTnPPuB0Na7gjUbFyvrx9tS_JwdGSUXtV2LVX5rZBk7

1、前面的文件的建立，参考另外的一篇bloghttps://blog.csdn.net/weixin_42066185/article/details/1064216112、直接进入udp建立的那个部分

1、新建工程（1) 打开vivado软件，选择创建项目， 我的版本是2017版本（2）选择要建立的文件夹的位置，和工程名字（3）新建一个RTL project 然后选择下一步（4） 选择默认即可，关于硬件的描述语言选择自己使用的。（5）不添加任何文件，直接选择下一步（6) 选择与自己硬件版本对应的参数（7）最后一步，点击完成当前的文件工程2、新建相关arm的工程（1）新建一个block design（2）选择工程...

1、出现的问题 有时候，当下载代码到zynq上面的时候，很多时候经常出现，没有发版正常运行网络2、解决方案 对电路板实现断电重连的方案。...

0、参考资料原子哥网站的一些教学pdf1、实验任务 通过PS的串口，向PS发送数据，PS将收到的数据给PL并且写入到BRAM中，然后同时，也能够读取BRAM中的数据返回到串口中。同时为了，实现ILA的在线的分析的功能，新增加手动的bram 控制模块，对bram 进行读写的控制。2、实验结构图具体的接口如下图所示3、实验过程3.1 建立vivado...

前面的部分请参考：https://blog.csdn.net/weixin_42066185/article/details/104066170将上面的例子修改成为中断模式情况：/* * main.c * * Created on: 2020年1月21日 * Author: Scottar */#include "stdio.h"#include "x...

1、目标 本人参考的是正点原子的教学视频https://www.bilibili.com/video/av78603756?p=13 zynq中FPGA与ARM的接口是EMIO，EMIO的主要的功能是PS通过PL扩展接口，控制PL上连上的设备。2、实现过程2.1添加工程2.2 修改IO端口为GPIO端口，并且添加EMIO端口打开EMIO端口，配置...

1、说在前面的话 本人在建立lwip工程项目的时候，跟着网上的各种各样的教程都是直接选择相关的模板直接进行修改然后修改程序的，这样的具体的操作过程如下：FIle->New->Application Project , 然后通过选择下面的工程实例进行构建工程，其中会生成一个bsp 和一个你的工程的文件夹本人希望能够在以又的lwip的协议栈的基础上，建立自己的...

1、HDL 硬件描述语音。HDL描述得到的电路，然后对HDL描述的电路进行综合工具，将其进行布局。2、常见的硬件的描述语言 Verlog HDL 和 VHDL3、verilog简介verlog的输入方法有两种：A 原理图的输入法 B 通过verlog 语言进行说法4、verlog 和 c 的区别verilog 是硬件描述语言，生成电路，Verilog 是并...