存储器及其发展问题

随着对更大容量，更低成本，更快速度和更低功耗的需求的增长，所有类型的存储器都面临着压力，以应对每天生成的新数据的冲击。无论是成熟的内存类型还是新颖的方法，都需要持续的工作以随着我们对内存的需求以加速的步伐不断向前扩展。

数据是这个世界的新经济，仅就医疗保健而言，该行业在2013年产生了153 EB的数据，这一数字到2020年可能会增长15倍。目前还有100亿移动设备正在使用中，每个移动设备将生成，存储，共享和传输新数据集。在全球范围内，每天生成的数据总量约为2.5兆字节，并且数量正在迅速增加。

大数据是芯片行业增长的主要推动力，所有这些数据在其整个生命周期中都需要内存，三个主要关注点：DRAM，NAND闪存和新兴技术。

DRAM扩展挑战

DRAM仍然是大多数解决方案的关键，它便宜、可靠，但并非完美，还存在rowhammer、sense margin和gate stack等问题。

在DRAM器件方面，我们面临着rowhammer的挑战，rowhammer是一种众所周知的现象，当连续寻址字线（即受到hammered）时，电荷倾向于积聚在陷阱位置在界面上，当这些电荷释放时，由于漂移扩散，它们迁移到相邻位并导致电荷增益。这可能会导致数据丢失机制，并可能带来安全挑战。

漂移的电荷会逐渐扰乱相邻cell的数据，受害单元可能在下一个刷新周期之前丢失其状态。rowhammer仍然是一个重大的安全隐患，关于数据如何翻转以获取对内存安全区域的访问权，很多论文中都有论述。

Fig. 1: An illustration of row hammer as charge traps release electrons that can then migrate to neighboring cells.

随着DRAM制程的不断提升，这个问题变得越来越严重，相邻单元效应可能会变成近邻单元效应，并且更多单元会受到影响。

由于这是一个很难彻底消除的问题，因此解决方案着重于控制-发出早期刷新以重新建立任何弱化的单元，或者在达到限制后阻止进一步访问。JEDEC添加了一些模式和命令，重点放在DRAM芯片和DRAM控制器上，但这只是缓解措施，而不是根本原因的解决方案。

可以将逻辑添加到DRAM本身以检测可能的攻击，并且内存IP创建者一直在努力构建更强大的保护。我们可能需要用硬件逻辑来检测此类访问，然后才主动限制对这些行的访问，但这并不是最有效的方法，另一种方式是主动刷新那些被锤击的行相邻的行。

出于性能和功耗的原因，控制器中已承担了一些检测攻击的责任。控制器中可以采用多种技术，因为控制器是协调进入通道的流量的一种技术。

DRAM制程提升的一个挑战是缩小SAP，当电容减小时，传感裕度将降低，这驱使我们提高了纵横比并推出了新材料。但是即使采用最理想的介电材料，位线电阻/电容特性也将受到挑战，因为两条位线之间几乎没有空间，这限制了我们可以放入的介电材料。

Fig. 2: High-Κ metal gates can provide higher drive than the conventional SiON gates currently in use for DRAMS.

另外，较小的晶体管间接导致减小的感测裕度，随着传感放大器晶体管面积的减小，阈值电压的变化将增加， 对于模拟电路而言，这是一个特殊的挑战，它将需要持续的工作以实现持续的缩放。

Fig. 3: High-Κ metal gates both reduce variation and provide better analog matching than SiON gates.

几十年来，采用氮氧化硅栅氧化物技术的高性能CMOS多晶硅栅一直是DRAM行业的主流，这是一个非常好的成本解决方案。但是，在满足所需的EOT（等效氧化物厚度）缩放比例以满足功率和性能方面，它面临着很多挑战。

另一种解决方案是高K栅氧化层和金属栅CMOS。这两种技术在逻辑技术领域都是很普遍的，并且是存储器CMOS缩放较好选择，并提供更好的驱动，更少的变化和晶体管匹配特性。

但这不仅仅是切换过程的简单问题，这需要使外围设备和边缘设备成为可能，并与阵列集成具有良好的兼容性，并保持DRAM成本。

3D闪存缩放挑战

从平面到3D堆叠NAND闪存的转移暂时缓解了通过增加新方向的单元尺寸来减少电子存储量的问题。但是，随着层数的增加（已经达到数百层），串电流、集成CMOS晶体管和物理鲁棒性将需要引起注意。

增加垂直缩放比例无疑会挑战弦电流，并使传感操作更加困难，串电流必须一直向下流过各层，然后再次向上流，层数越多，该路径越长，电阻越大，从而降低电流。

图4：3D NAND结构的垂直NAND单元（左）和主动节点的阈值变化（右）。

一个特别的挑战是，沟道材料是多晶硅，具有降低的迁移率以及对晶粒尺寸和陷阱密度的强烈依赖性这一事实。在这些高长宽比的结构中控制晶粒尺寸是一个巨大的挑战，因此，需要新的沉积和处理方法。

另外，新材料可以帮助保持琴弦电流完好无损，有几种新材料也被视为替代沟道材料，这可能会改善串电流，但是它们在可靠性机制和电容特性本身方面也会有新的挑战。

进一步的行节距缩放（垂直）也可以提供帮助，但是它减小了单元的尺寸，向着存储电子少的方向移动。如果字线间距继续扩大，这最终将达到极限，并会削弱3D NAND中更大单元尺寸的优势。他说：“从长远来看，您将没有足够的空间容纳该单元，并且我们将面临与平面NAND一样的挑战，几乎没有电子效应。

图5：3D NAND闪存单元中存储的电子数量在从平面排列的转换中急剧增加，但是持续的缩放可能会使该数量回落。

同时，有必要过渡到用于外围电路的更高级CMOS处理，以使其与所需的功率和性能保持一致。这呼应了向DRAM中的高k金属门迁移的需求-从而需要进行精心的设备工程设计，以满足存储单元和逻辑的要求。

最后，随着层数的增加，将管芯保持足够薄以应对诸如手机之类的薄型应用成为挑战，同时又要保持足够的大体积硅以实现稳健的处理。为了满足移动解决方案的尺寸和封装要求，硅片上有源器件的厚度将高于硅片本身的厚度，这带来了新的后端处理挑战，晶圆翘曲成为一个大问题。芯片强度和晶圆处理将成为推动我们后端设备技术发展的新挑战。

新兴的存储器挑战

众多技术正争相成为下一个主要的非易失性存储器。它们包括相变存储器（PCRAM），电阻RAM（RRAM / ReRAM），磁阻RAM（MRAM），以及在开发过程的早期，铁电RAM（FeRAM）和相关电子RAM（CERAM）。尽管PCRAM已在英特尔的交叉点存储器中投入生产，并且STT-MRAM的集成度有所提高，但如今，这些技术都无法独占下一件大事。主要挑战主要与可靠性和新材料的使用有关。

MRAM是这场比赛中最有希望的参赛者之一， MRAM是一种使用材料的磁态来存储信息的存储器，这与基于电荷的存储器（例如DRAM和闪存）大不相同。 尽管这听起来很简单，但由于存在薄层以及这些层中使用的不同材料，因此与现有的存储器相比，MRAM的构建也更加困难。

同样，PCRAM的单元依赖硫族化物。RRAM依靠薄绝缘材料。FeRAM需要可以切换到铁电状态的材料。CERAM尚处于开发初期，因此其成分尚不完善，但可能会采用新材料和精密组装。

图6：根据所构建的RRAM的类型，可以在位单元中使用多种材料。

所有这些新的内存都面临着新的可靠性机制挑战。MRAM比其他一些技术要先进得多，它提供了一个重要的细节种类的很好的例子。“MRAM的主要故障机制是其薄的MgO势垒的磨损，当势垒具有缺陷，例如针孔或材料薄弱点时，结的电阻会随着时间的推移而逐渐降低，并且还会导致电阻突然下降（击穿）。

其他内存类型尚未识别和管理其自身的可靠性机制。持久性和数据保留的问题仍然存在，并且单元电阻随时间的演变至关重要-尤其是当考虑将单元用于模拟内存中以用于机器学习的内存计算之类的应用时。

更为严峻的是，这些新型存储单元中的许多对温度敏感，它们的材料可能无法与某些成熟的气体和半导体工艺中传统使用的其他化学物质发生良好的相互作用。

在这些先进的存储解决方案中使用的大多数材料都是温度和化学敏感的，这要求在我们的工厂中引入低温工艺和环境控制，并且由于它们易于与电容材料发生反应并影响其性能，这样的局限性不仅使加工这些材料变得困难，而且增加了成本，既要使用较低温度又要防止化学降解。

尽管这些挑战绝非详尽无遗，但它向行业提出了一系列挑战性的改进，必须进行这些改进，以使扩展规模能够跟上不断发展的系统要求。更多数据需要更多处理和更多内存，并且有很多方法可以解决此问题。但是，没有一种方法可以解决所有问题，并且随着生成更多数据和引入更多类型的内存，甚至还会发现其他问题。