quartus13.0用原理图输入法设计8位全加器

今天讲一下使用quartus13.0的原理图输入法设计8位全加器：
思路：先做半加器，再做一位全加器，再扩展为八位全加器。
首先新建工程：file->project wizard
新建文件选择block diagram/schematic file

在红色框的地方可以选择门电路

在上面路径的地方logic里面可以找到门电路，或者在下面name里面输入名字，如and2，就可以找到2输入的与门

input和output等输入输出接口在pin文件夹里面
初步绘制后如图：

上图是最底层的半加器设计，需要把它封装成模块，然后再给全加器的原理图调用。
选择file->create/update->create symbol files for current file，生成对应的.bsf文件，保存在当前工程下。
再新建一个block diagram/schematic file，选择元器件（symbol），可以看到多了个project文件夹，双击打开即可看到刚刚制作的封装模：

同理绘制出全加器的原理图，制作成模块：

再制作成8位全加器：

至此原理图就绘制完成，接下来要做仿真，关于13.0，我在网上搜索似乎找不到用自带的仿真（好像是被砍掉了这个功能）但是里面可以新建.vwf文件，关于这个，笔者也没有多做研究。
笔者采用从原理图生成verilog文件，再写testbench文件和modelsim进行仿真。我们打开工程，选择半加器的bdf文件，然后选择file->create/update ->create HDL design file for current file
选择verilog HDL

即可生成对应的.v文件，同理，在全加器和8位全加器的原理图下也生成对应的文件。至此，工程中总共6个文件。接下来写testbench文件进行仿真，仿真参考上期文章：
Quartus2入门及半加器设计
最后进行验证即可。