寻找连通域算法_FPGA实现的连通域识别算法升级

本文介绍了FPGA实现的连通域识别算法的优化,摒弃了预处理步骤,简化了状态机。提出了一个递归法实现的简单连通域识别算法,并通过Python和Verilog代码进行了演示和解释,强调了算法的正确性和实用性。同时指出,虽然Verilog实现存在特殊情况下可能的统计信息丢失,但在实际应用中影响较小。
摘要由CSDN通过智能技术生成

代码在这:https://github.com/becomequantum/kryon

还做了个算法演示动画:https://www.bilibili.com/video/av26067000

《FPGA图像处理基本技巧》:https://zhuanlan.zhihu.com/p/38946857

 《FPGA实现的实时流水线连通域标记算法》

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之前写过这篇文章《FPGA实现的实时流水线连通域标记算法》。这个文章是两年前写的,里面介绍的算法是四五年前写的。这个版本的算法在对二值图像进行连通域识别之前需要先进行去噪、取边缘操作,然后再对边缘图像进行连通域识别。识别m,n,u,w形的连通域是没有问题的,但遇到螺旋形的就貌似会出问题,会对它视而不见。不过在实际应用中这样会导致问题的形状几乎不会出现,所以这个算法也完全是可应用的。当初想着要把图像进行去噪取边之后再进行连通域识别,主要的考虑是想着如果图像边缘周边噪点多,可能会影响连通域识别算法,把图像变得只剩下严格的边缘之后再进行处理,貌似看起来要简单一些。但后来算法实现起来的那个状态机也有点复杂。不过当时我还沾沾自喜,觉得自己整出来了一个还有点复杂的算法。真是蠢人不知自己蠢。人类就是擅长把简单的事情搞复杂了还自以为很了不起。

这个老版本的代码有点复杂,当时也没写多少注释,所以也不便大家使用。最近又想着是不是能改进一下这个算法

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