超前进位加法器实验报告_超前进位加法器设计报告

华东交通大学理工学院

课 程 设 计 报 告 书

所属课程名称 EDA 课程设计 题 目

分 院

专业班级

学 号

学生姓名

指导教师

2013 年 7月 2日

目录

第一章设计内容与要求 ......................................... 3

第二章 超前进位加法器设计原理 ................................ 3

第三章 详细设计流程 .......................................... 4

3.1. 创建工程文件 . ......................................... 4

3.2. 程序的编译 . ........................................... 5

3.3. 波形的仿真 . ........................................... 7

第四章 设计结果分析 ......................................... 11

第五章 源程序代码 ........................................... 12

第六章 心得体会 ............................................. 14

第七章 参考文献 ............................................. 15

第一章设计内容与要求

加法运算是最重要也是最基本的运算，所有的其他基本运算，如减、乘、除运算最终都能归结为加法运算。但因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于他的位相关。因此为了减少进位传输所消耗的时间，提高计算速度，人们设计了多种类型的加法器，如跳跃进位加法器、进位选择加法器、超前进位加法器等。本设计采用的是超前进位加法器。通过Verilog 设计一个超前8位加法器。

要求在Quartus II软件下，利用Verilog 编程完成层次式电路设计，电路中的元件可以用Verilog 设计也可以用库元件连线构成再封装。8位超前进位加法器，借助EDA 工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。适配采用Cyclone 系列的EP1C6Q240C8。

要求综合出RTL 电路，并进行仿真输入波形设计并分析电路输出波形. 试比较并阐述数据类型reg 型和wire 型的区别。

第二章 超前进位加法器设计原理

将n 个全加器相连可得n 位加法器，但是加法时间较长。解决的方法之一是采用“超前进位产生电路”来