超前进位加法器实验报告_杭电计组实验2-超前进位加法器设计实验

实验

内容

(算

法、

程

序、

步骤

和方

法)

一、实验目的

(

1

)掌握运用

Verilog HDL

进行数据流描述与建模的技巧和方法，掌握模块调用与实例

引用的方法。

(

2

)掌握超前进位加法器的原理和设计方法

二、实验仪器

ISE

工具软件

三、步骤、方法

(

1

)启动

Xilinx

ISE

软件，选择

File->New

Project,

输入工程名

shiyan2

，默认选择后，点

击

Next

按钮，确认工程信息后点击

Finish

按钮，创建一个完整的工程。

(

2

)在工程管理区的任意位置右击，选择

New

Source

命令。弹出

New

Source

Wizard

对

话框，

选择

Verilog Module,

并输入

Verilog

文件名，

点击

Next

按钮进入下一步，

点击

Finish

完成创建。

(

3

)编辑程序源代码，然后编译，综合；选择

Synthesize--XST

项中的

Check Syntax

右击

选择

Run

命令，并查看

RTL

视图；如果编译出错，则需要修改程序代码，直至正确。

(

4

)在工程管理区将

View

类型设置成

Simulation

，在任意位置右击，选择

New Source

命

令，选择

Verilog Test Fixture

选项。点击

Next

，点击

Finish

，完成。编写激励代码，观察仿

真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。

(

5

)由于实验二并未链接实验板，所以后面的链接实验板的步骤此处没有。

操作

过程

及结

果

一，操作过程

实验过程和描述：

module shiyan2(A,B,C0,C4,F);

input[3:0] A,B;

input

C0;

output[3:0] F;

output

C4;

wire[3:0]

A,B,F;

wire

C0,C4;

assign

G0=A[0]&B[0];

assign

G1=A[1]&B[1];

assign

G2=A[2]&B[2];

assign

G3=A[3]&B[3];

assign

P0=A[0]|B[0];

assign

P1=A[1]|B[1];

assign

P2=A[2]|B[2];