HDLbits代码答案（2.2Vectors & 2.3Modules: Hierarchy）持更

以下代码均通过波形检验，具备可参考性。部分知识点记录来自于HDLbits平台编写代码时所得，欢迎持续关注和错误指正。

附HDLBits官网：https://hdlbits.01xz.net/wiki/Problem_sets#Verilog_Language

Verilog Language

Vectors

① Vectors// 矢量表达
矢量用于分组相关的信号。例如，wire [7:0] w;声明一个名为w的8位向量。
注意：向量长度放在名称前，选择的部分位放于名称后，即：类型 [长度] 名称 [选择位]
当assign左右的向量不匹配，则截断或零扩展

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  ); // Module body starts after module declaration

    assign outv [2:0] = vec [2:0]; 
    assign o2 = vec [2];
    assign o1 = vec [1];
    assign o0 = vec [0];
    
endmodule

波形：

② Vectors in more detail //矢量描述的更多细节
type [upper:lower] vector_name; 例子：input wire [3:-2] z; // negative ranges are allowed
大or小印第安序需要在代码中保持一致：big-endian, e.g., [0:3] or little-endian, e.g., [3:0]

Implicit nets： Verilog中没有定义的中间信号，均默认为1 bit wire（隐性线网）
为了防止隐性wire造成的bug，用语句`default_nettype none来避免线网类型不被声明
default_nettype 的其他用法详见https://www.cnblogs.com/xgcl-wei/p/9119024.html

Unpacked vs. Packed Arrays： 常用于声明内存阵列
reg [7:0] mem [255:0]; // 256 unpacked elements, each is a 8-bit packed vector of reg.
reg mem2 [28:0]; // 29 unpacked elements, each of which is a 1-bit reg.
详见http://www.asic-world.com/systemverilog/data_types10.html

Practice： 将一个组合逻辑的输入([15:0])分成下字节(7:0)和上字节(15:8)。

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );

    assign out_hi = in [15:8];
    assign out_lo = in [7:0];
    
endmodule

波形：

③ Vector part select //部分矢量选择

module top_module( 
    input [31:0] in,
    output [31:0] out );//

    assign out [31:24] = in [7:0];
    assign out [23:16] = in [15:8];
    assign out [15:8] = in [23:16];
    assign out [7:0] = in [31:24];

    //or assign out = {in[7:0], in[15:8], in[23:16], in[31:24]};

endmodule

波形：