[新专栏]Verilog HDL高级数字设计

Advanced Digital Design with the Verilog HDL Second Edition

本书简要回顾了组合时序逻辑设计的基本原则
重点讨论了现代数字设计方法
说明了行为级建模中ASM和ASMD图的作用
明确指出了可综合和不可综合循环的区别
通过实例对时序分析，故障分析，测试和可测试性进行切合实际的讨论
每章节设计了一些涉及面广且有些难度的习题
本书内容包括十一章：

第1章 简要论述了硬件描述语言在基于库单元的ASIC和FPGA设计流程中的作用

第2章和第3章则根据传统的教学方式，回顾了数字设计先修课程涉及的主要知识，奠定读者的数字设计背景知识，便于实例介绍基于硬件描述语言的数字设计方法

第4章和第5章介绍了组合电路与时序电路Verilog语言建模方法，重点强调行为级建模中的代码编写风格

第6章着重基于库单元的ASIC综合，介绍了组合逻辑与时序逻辑的综合

（1）提出可综合的代码描述风格；
（2）建立能够让读者预测综合结果的基础知识和能力

第7章介绍了一些例子，描述了怎么设计一个数据通道和控制通道的控制器，包括带有从数据通道反馈给控制器的状态信号的状态机设计，而RISC CPU设计和通用异步收发器（UART，用于系统间传输数据的电路）

第8章 讲述了可编程逻辑器件（PLD），复杂PLD，只读存储器（ROM）和静态随机存储器（SRAM），并将综合目标扩展为FPGA的综合

第9章 主要涉及计算机结构，数字滤波器和其他信号处理器中有关计算单元和算法的建模和综合

第10章 研究并描述了数字状态机中计算单元的算法和结构

第11章 使用Verilog语言，结合故障仿真器和时序分析器，重新审查了之前设计的状态机选择方案，考虑性能，时序问题及可测性问题。来优化和完善这个主要取决于设计者的设计流程和任务

希望在5月1号之前能够将本书通读完毕，还是有一定的压力的！冲