verilog hdl 高级数字设计学习

于 2022-09-18 20:25:06 发布
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第一章 数字设计方法概论

采用hdl最显著的优点在于：基于语言描述的电路及其优化可以自动地进行综合，而不用经历人工设计方法中的那些费力的步骤。

基于hdl的asic设计流程e08e836c82874cf6a961d3a091ab04a5.jpg

FPGA是专用集成电路中的一种半定制电路。

IC工艺选择

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 学习verilog语言进行设计有三件事最重要：例程，例程，例程。

第二章 组合逻辑设计回顾

组合逻辑电路的输出只与瞬时输入有关，而时序逻辑电路的输出与t之前的历史输入也有关。

逻辑电路中的变量为二进制变量，其值为0或1。

常用逻辑门电路的原理图符号与布尔关系式

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 逻辑门实际上是由晶体管级电路实现的。

CMOS晶体管级原理图265ed6ca28ab4d369efad54f42430f47.jpg

 超大规模集成电路（VLSI）的门级实现是由一系列工艺步骤制造完成的，其中光掩膜技术有选择地在硅晶片上掺入杂质，从而形成晶体管及连接线。

CMOS反相器

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 布尔代数法则

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 狄摩根定律

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 化简布尔表达式的定理

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 EOR运算的布尔关系表达式

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 半加器

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 全加器

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 最小项是指含有该函数所有变量的一个与项，所包含的变量可以是原变量形式（非补形式），也可以是反变量形式（但两种形式不能同时出现）

最大项是基于或运算的逻辑变量之和 其中每个变量以原变量或反变量的形式仅仅出现一次。

标准和之积展开式是由函数真值表中最大项之积构成的。

质蕴涵项

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 毛刺与冒险7fc5a5aa1993463fa55257ae026585a4.jpg

 

IC 见路不走
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