verilog-编译预处理语句

define

`define 宏名 宏表达式//宏名能够代表他们的意义，建议大写字母。可以在module外面和里面，但是需要先定义，引用的时候也要先加上
编译时不会出错。
不需要写；，如果加了分号，会连分号一起置换

module
reg a,b,c;
`define cc a+b+c;
`define `cc+b;
endmodule

`include

能够将文件全部放进里面。