port name doesn't exist in the netlist or is not connected to an IoCell macro at PDC Line

问题描述：

在io.pdc文件中约束了这些管脚，并且引入到模块中，管脚名称都能用上，但编译时Libero报错。

 

原因分析：

输入的信号，如果最终未能生成有效数据输出，或者未参与生成有效数据，那么该信号在综合时会被编译器自动优化（删除），因此编译时报错。尤其是输入的时钟信号，仅仅作为fifo的写时钟，也会导致该错误发生，需要将其直接或者间接输出；

 

解决方法：

检查逻辑代码，将输入的信号都参与到计算有效输出数据的过程中，时钟要参与输出，即可编译通过。