Libero管脚约束后编译报错

1.  FPGA，Libero11.8，编写io.pdc文件，之后可以通过synthesize，但是compile失败；

2.  "error: pdc-13: illegal or invalid assignment to package pin at pdc line ";

//可能是因为管脚的驱动电平选择出错，见如下代码：

set_io dv_clk       \
    -pinname AA2    \
    -fixed yes      \
    -iostd LVTTL    \
    -DIRECTION INPUT

//删除第四行 “-iostd LVTTL \”，则不再报错

3.  "port name doesn't exist in the netlist or is not connected to an iocell macro at pdc line";

//可能的原因是对于bank的电平约束出错，见如下代码

set_iobank Bank6  \
    -vcci 2.5    \
    -fixed yes

//事实上硬件设计将bank6约束为1.8V，所以该bank的管脚都报错，
//删除此段代码后，报错消失