秋招总结
六朝松鼠
什么都没有写,那我是真的懒~
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2020年数字设计/芯片前端面试经验-美满(MARVELL)
// 秋招笔试面试整理合计请移步 点丨墨// 29家企业32套真题一面Q1:自己设计的Verilog的代码行数?Q2:自己编写的Testbench?Q3:是否会 fix FPGA的时序问题?Q4:关于自己设计的UART的细节问题,画出UART的TX/RX通信交互的波形,进行解释。Q5:FIFO异步处理的方法,为什么要设置FIFO深度,以及设置具体深度的原因?Q6:是否会使用状态机?Q7:手撕一段二分频的代码二面Q1:在DC过程中,向DC工具输入了哪些文件?Q2:这些文件是软原创 2020-10-13 21:35:26 · 647 阅读 · 0 评论 -
2020年数字设计/芯片前端面试经验-格科微+盛科科技+瑞晟+长江存储+兆芯
// 格科微电子介绍项目,对笔试题提问,只支持线下,只在学校三方下来后发带薪酬的OFFER // 笔试题见 点|墨// 盛科科技 只支持线下,苏州做交换机的企业,强制一周三天加班到20.30盛科科技 一面:项目中的FIFO深度多少?会不会出现FIFO永远不够深的情况,为什么?同时可以摊两个饼,一次一面一分钟,一共101张饼,需要多久?盛科科技 二面:项目中遇到的难点FIFO空满信号产生原创 2020-10-02 09:40:02 · 2515 阅读 · 2 评论 -
2020年数字设计/芯片前端面试经验-NVIDA(英伟达)+创发科+紫光展锐
// NVIDA 一面通过后会有一个二面群面,没有消息,估计凉凉当READY信号因为时序问题有一个cycle的延迟时,怎么保证数据传输正确会什么编程语言?除了Verilog,会SystemVerilog吗?对SystemVerilog的理解SRAM的种类有哪些?双端口实现有什么缺点?SRAM和LUT的异同,怎么选择,为什么?100个数据100个cycle写,写后休息100个cycle,2个数据2个cycle读,读后休息2个cycle,计算一下需要的FIFO深度同原创 2020-10-02 09:25:03 · 1723 阅读 · 0 评论 -
2020年数字设计/芯片前端面试经验-复旦微+中科芯(58所)+晶晨半导体
// 复旦微复旦微一面: 等了两周都没有二面,应该是凉了简历中的项目任选其一,在完成项目时遇到的困难?项目三是一个SOC项目,具体是什么内容?对复旦微了解多少,对工作地点和工作岗位有什么要求三方什么时候发放?// 中科芯(58所)中科芯一面:介绍你简历中与数字IC设计相关的项目自己完成的代码行数有多少?阻塞赋值和非阻塞赋值的区别是什么?项目中采取的FIFO深度是多少,为什么?项目一中的时钟频率是多少,从项目原创 2020-10-02 09:12:04 · 3975 阅读 · 3 评论 -
2020年数字设计/芯片前端面试经验-华为+中兴
// huawei华为手撕代码试题:对1bit的脉冲信号进行展宽,转为32bit位宽,并产生有效信号;统计输入[7:0]data_in中1的个数,要求优化资源的使用在快慢关系不确定的两个时钟域中进行数据交互,写出跨时钟域的办法四分频电路的RTL Coding写出五分频电路的RTL Coding,并画出对应的电路图循环序列的产生-产生0123456776543210的循环输出序列设计一个矩阵转置电路,以4x4为单位,将输入数据转置后输出;输入输原创 2020-10-02 08:55:52 · 1688 阅读 · 0 评论