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RSS订阅原创 2020年数字设计/芯片前端面试经验-美满（MARVELL）
// 秋招笔试面试整理合计请移步 点丨墨// 29家企业32套真题一面Q1：自己设计的Verilog的代码行数？Q2：自己编写的Testbench?Q3：是否会 fix FPGA的时序问题？Q4：关于自己设计的UART的细节问题，画出UART的TX/RX通信交互的波形，进行解释。Q5：FIFO异步处理的方法，为什么要设置FIFO深度，以及设置具体深度的原因？Q6：是否会使用状态机？Q7：手撕一段二分频的代码二面Q1：在DC过程中，向DC工具输入了哪些文件？Q2：这些文件是软
2020-10-13 21:35:26
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原创 2020年数字设计/芯片前端面试经验-格科微+盛科科技+瑞晟+长江存储+兆芯
// 格科微电子介绍项目，对笔试题提问，只支持线下，只在学校三方下来后发带薪酬的OFFER // 笔试题见 点|墨// 盛科科技 只支持线下，苏州做交换机的企业，强制一周三天加班到20.30盛科科技 一面：项目中的FIFO深度多少？会不会出现FIFO永远不够深的情况，为什么？同时可以摊两个饼，一次一面一分钟，一共101张饼，需要多久？盛科科技 二面：项目中遇到的难点FIFO空满信号产生
2020-10-02 09:40:02
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原创 2020年数字设计/芯片前端面试经验-NVIDA（英伟达）+创发科+紫光展锐
// NVIDA 一面通过后会有一个二面群面，没有消息，估计凉凉当READY信号因为时序问题有一个cycle的延迟时，怎么保证数据传输正确会什么编程语言？除了Verilog，会SystemVerilog吗？对SystemVerilog的理解SRAM的种类有哪些？双端口实现有什么缺点？SRAM和LUT的异同，怎么选择，为什么？100个数据100个cycle写，写后休息100个cycle，2个数据2个cycle读，读后休息2个cycle，计算一下需要的FIFO深度同
2020-10-02 09:25:03
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原创 2020年数字设计/芯片前端面试经验-复旦微+中科芯（58所）+晶晨半导体
// 复旦微复旦微一面： 等了两周都没有二面，应该是凉了简历中的项目任选其一，在完成项目时遇到的困难？项目三是一个SOC项目，具体是什么内容？对复旦微了解多少，对工作地点和工作岗位有什么要求三方什么时候发放？// 中科芯（58所）中科芯一面：介绍你简历中与数字IC设计相关的项目自己完成的代码行数有多少？阻塞赋值和非阻塞赋值的区别是什么？项目中采取的FIFO深度是多少，为什么？项目一中的时钟频率是多少，从项目
2020-10-02 09:12:04
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原创 2020年数字设计/芯片前端面试经验-华为+中兴
// huawei华为手撕代码试题：对1bit的脉冲信号进行展宽，转为32bit位宽，并产生有效信号；统计输入[7:0]data_in中1的个数，要求优化资源的使用在快慢关系不确定的两个时钟域中进行数据交互，写出跨时钟域的办法四分频电路的RTL Coding写出五分频电路的RTL Coding，并画出对应的电路图循环序列的产生-产生0123456776543210的循环输出序列设计一个矩阵转置电路，以4x4为单位，将输入数据转置后输出；输入输
2020-10-02 08:55:52
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原创 2020数字设计/芯片前端秋招记录
硕士：东南大学无实习经历，无培训经历2020.7开始投递，2020.9结束秋招投递，共投递50+企业2020.10.2 首发于CSDN后续整理后同步至知乎+微信公众平台【点|墨】**** 投递后无消息 ****澜起科技 百度高德红外 TI字节跳动 海光 海格通信 海康威视奕思伟 紫光同创 小米 NXPMarvel 博通*** 初筛未通过 ***禾赛科技 汇顶科技 OPPO 奥比中光商汤科技 寒武纪 地平线 平头哥 纳芯微电子*** 笔试后无消息 ***歌尔集团 乐鑫科
2020-10-02 00:07:41
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原创 RAM设计-单端口+伪双端口+双端口
定义：1.单端口：读写数据共用一个地址线，一个时钟沿只能进行读写中的一种2.伪双端口：读写数据有自己的时钟、地址、使能信号，时钟可以复用，一组端口只能读，一组端口只能写3.双端口：两组端口均可读可写Tips：端口组的定义：有自己的地址单端口RAM module ram_single( input clk, input rst_n, input sel, input en, input [3:0] addr, input [7:0] wdata, input wr, outpu
2020-09-15 13:41:20
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原创 按键消抖电路设计
用Verilog实现按键抖动消除电路，抖动小于15ms，输入时钟 12MHz设计思路：使用计数器，计算按键时间，如果大于15ms，则认为是有效信号，若小于15ms，则认为是无效信号12MHz 1 clk =83ns 15ms/83ns =180722 = 0x2C1F2module rebounce(input clk,input rst_n,input key_in,output key_out);reg key_out;reg key_in_dly;reg [19:0] cnt
2020-09-15 10:47:22
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原创 FIFO-同步+异步
同步设计module synFIFO(input clk,rst_n,rd,wr,input [7:0] data_in,output [7:0] data_out,output full,empty);reg [15:0] data_out;reg [7:0] mem [15:0];reg [3:0]rdp,wrp;// mem + write pointeralways @(posedge clk)if(!rst) wrp <= 0;else (wr &&am.
2020-09-15 00:59:08
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原创 CDC方法总结
慢时钟到快时钟，打拍处理module syn(input clk,input rst,input data_in,output data_out);reg data_out;reg [1:0] data_in_dly;always @(posedge clk or negedge rst)if(!rst) data_in_dly <= 0;else data_in_dly <= {data_in_dly[0],data_in};assign data_out = .
2020-09-14 22:35:54
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原创 Some Cases-多位序列+时分秒计时+时钟切换
请实现对二进制（1011001）的序列检测功能模块每拍并行输入2bit，且顺序为高位先输入当检测到序列，输出一拍高电平脉冲。请用Verilog描述该模块// data[1:0]={data[1],data[0]// data[1:0]=2'b10,则输出为01,data[0]为高位，data[1]为低位// 考虑输入数据的复用情况，当高位满足，低位不满足时，可是可用状态module seqdet2( input clk, input rst_n, input [1:0] data,.
2020-09-14 19:35:28
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原创 Some Cases-毛刺消除+DFF+格雷/二进制
用Verilog消除一个Glitchmodule eligli(input clk,input rst_n,input data,output q_out);reg q_out;reg q_dly;// 使用一个触发器来消除always @(posedge clk or negedge rst_n)if(rst_n) begin q_dly <= 1'bo; q_out <= 1'b0; endelse begin q_dly <= data; q_out &l.
2020-09-14 13:11:14
275
原创 序列检测-移位寄存器+FSM
要求：检测10010实现方案一：移位寄存器module seqchk(input x,input clk,input rst_n,output z,output [4:0]q);reg [4:0]q;reg [4:0]q_dly;//将串行数据转为并行，再检测与目标数据是否一致always @(posedge clk or negedge rst_n)if(!rst_n) q <= 5'b0;else q_dly <= q;// 将q的数据延迟一个clk，使得z和x
2020-09-14 00:11:16
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原创 ASIC设计各阶段需要注意的问题
设计流程（前端设计；后端设计）（1）[1.1] 系统结构分析设计[1.2] RTL编码[1.3] 功能验证（2）[2.1] 逻辑综合[2.2] PreLayout STA[2.3] 形式验证 [between RTL Code and 逻辑综合的Netlist]（3）[3.1] FloorPlan[3.2] Placement[3.3] 插入Clock Tree[3.4] 全局布线 Global Routing（4）[4.1] 形式验证 [between 逻辑综合的Net
2020-09-12 20:53:31
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原创 模N计数器-计数+使能信号
// 模N，计数器位宽Xmodule count(input clk,input rst_n,output cnt,output en);reg [X:0]cnt;reg en;always @(posedge clk or negedge rst_n)if(!rst_n) begincnt <= X'b0;en <= 0; endelse if(cnt == X'd(N-1)) begincnt <= X'd0;en <= 1'b1; endelse
2020-09-09 10:54:23
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原创 串并转换-串转并+并转串+LSB/MSB串转并
并转串(4bit)module pal_ser(input clk,input rst_n,input loadinput [3:0]din,output dout);reg [3:0] databuff;always @(posedge clk or negedge rst_n)if(!rst_n) databuff <= 4'b0;else if(load) databuff <= din;else databuff <= databuff <<.
2020-09-09 10:46:52
1591
原创 时钟分频-奇/偶数分频
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mar
2020-09-09 10:13:35
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空空如也
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