IC设计流程

********************** 前端设计 ***************************
1、规格制定
确定芯片所需要的功能和性能要求。
2、详细设计 （Architectural and electrical specification）
确定解决方案和架构设计、模块划分。
3、HDL编码 （RTL coding in HDL）
使用硬件描述语言将模块功能实现，形成RTL代码。
4、仿真验证 simulation & verification
检验编码设计的正确性，是否满足规格要求，不符合则修改。
仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog；
5、逻辑综合（Design Compiler）
把设计实现的HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的；所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。
逻辑综合工具Synopsys的Design Compiler；
6、静态时序分析（Static Timing Analysis）
在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）
STA工具有Synopsys的Prime Time；
7、形式验证 Formal verification of the design
从功能上（STA是时序上）对综合后的网表进行验证。以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性；
形式验证工具有Synopsys的Formality；

********************** 前端设计 ***************************

********************** 后端设计 ***************************
1、可测性设计 DFT
2、布局规划（ FloorPlan）
3、时钟树综合（Clock Tree Synthesis）
4、布线(Place & Route)
5、寄生参数提取
6、版图物理验证

********************** 后端设计 ***************************

https://blog.csdn.net/bleauchat/article/details/89342138