Verilog学习笔记1--基础知识

VIP文章 已于 2022-04-19 15:33:32 修改
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分类专栏： Verilog学习 文章标签： 其他
于 2022-04-18 15:19:39 首次发布
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版权

1.1语言要素

一、空白符

包括空格符（\b）、制表符（\t）、换行符、换页符
目的：为了程序的易读性

二、注释符

单行注释‘//’
多行注释以‘/*’开头到‘*/’结束

三、标识符

用来命名信号名、模块名、参数名等，可以是字母、数字、$、‘_’（下划线）的组合，但必须以字母或下划线开头

四、转义标示符

以'\'符号开头，空白结尾

五、关键字

verilog规定无法被用户定义

六、数值

状态 含义
0 低电平，逻辑假
1 高电平，逻辑真
x或X 不确定
z或Z 高阻态

（1）整数及其表示方式

数制 基本符号
二进制 b或B
八进制 o或O
十进制 d或D
十六进制 h或H

正确表示
8‘

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weixin_43291010
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