21--1位数据锁存器

  module latch_1(q,d,clk); 

    output q; 

    input d,clk; 

    assign q = clk ? d : q;            //时钟信号为高电平时，将输入端数据锁存 

    endmodule 

 module latch_2(q,d,clk,set,reset); 
 output q; 
input d,clk,set,reset; 

assign q = reset ? 0 : (set ? 1 : (clk ? d : q)); 

endmodule