- 博客(64)
- 收藏
- 关注
RSS订阅原创 58--FPGA vivado 两路信号相位差估算
DDS1:20.915MHz，相位偏移为0DDS2：20.915MHz，相位偏移为piDDS3：20MHz低通滤波器：coe文件：; XILINX CORE Generator™Distributed Arithmetic FIR filter coefficient (.COE) File; Generated by MATLAB® 9.2 and the DSP System Toolbox 9.4.; Generated on: 11-Jun-2020 10:12:58Radix =
2020-06-11 11:21:17
1708
原创 57--vivado 带阻滤波器
目标：实现带阻滤波器。参数如下： 阻带频率1：100KHz； 阻带频率2：300KHz； 通过频率1：50KHz； 通过频率2：350KHz； 通带波动：<1dB； 阻带衰减：>40dB。ip核coe 文件：; XILINX CORE Generator™Distributed Arithmetic FIR filter coefficient (.COE) File; Generated by MATLAB® 9.2 and the DSP System Too
2020-06-07 14:39:59
552
1
原创 56--vivado带通滤波器的设计
要求：24、 数字带通滤波器设计与实现实现数字带通滤波器。参数如下： 通过频率1：100KHz； 通过频率2：300KHz； 阻带频率1：50KHz； 阻带频率2：350KHz； 通带波动：<1dB； 阻带衰减：>40dB。量位宽选择16ip核配置可参考之前文章。可在ip catalog 搜索fir，adder，dds来找到。（分别是滤波，加法器，波形生成）`timescale 1ns / 1ps////////////////////////////////
2020-06-07 11:25:22
1677
原创 55--fpga FIR ip核 高通滤波 初学者适用
设计任务：实现高通滤波器，参数如下：通过频率：200KHz；截止频率：180KHz；通带纹波：<1dB；阻带衰减：>40dB。本次实验需要用上篇文章用matlab生成vivado fir ip核需要用的ceo文件module fir_top( input clk, input axis_data_tvalid, input axis_data_tvalid_f, output [15:0]S,//叠加波形 output [39:0]fir_
2020-06-06 14:33:37
1703
2
原创 54--MATLAB FIR 滤波器设计
FIR介绍：FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。(来自百度词条)原理：在进入FIR滤波器前，首先要将信号通过A/D器件进行模数转换，把模拟信号转化为数字信号；为了使信号处理能够不发生失真，信号的采样速度必须满足香农采样定
2020-06-05 23:06:46
567
2
原创 53--FPGA Verilog DDS简易信号发生器
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/06/04 15:19:44// Design Name: // Module Name: dds_3// Project Name: // Target Devices: // Tool
2020-06-04 23:01:02
2078
4
原创 51--可调频率和占空比的PWM波
可通过period_div和duty这两个输入信号控制PWM波占空比module PWM( input clk, input rst_n, input [6:0]duty, input [12:0]period_div, output reg pwm ); //parameter MAX_NUM=24'd500; reg [23:0]cnt; always@(posedge clk or negedge rst_n)begin
2020-05-30 14:53:12
2021
原创 50--出租车计费器
/*信号说明：clk:系统时钟rst_n：复位（开始）信号;finish:结束信号mile_int:里程整数部分，最大为2047，单位kmmile_dec:里程小数部分，逢九进一tmp_100price:路费的100倍sel_seg:数码管位选seg_led:数码管段选flag_dec:进位信号div_cnt:分频计数器dri_clk:分频后的驱动时钟display_num:显示数字data 10-6表示里程（1位小数），5-0表示费用（2位小数）2km内为起步价7元,超过2km
2020-05-30 10:49:49
514
原创 49--梁祝演奏
//信号定义与说明： //clk_4Hz： 用于控制音长（节拍）的时钟频率； //clk_6MHz：用于产生各种音阶频率的基准频率； //speaker： 用于激励扬声器的输出信号，本例中为方波信号； //high, med, low：分别用于显示高音、中音和低音音符，各驱动一个数码管来显示。 module song(clk_6MHz,clk_4Hz,speaker,hig...
2020-04-29 00:25:12
375
原创 48--数字滤波器
module fir(clk,x,y); input[7:0] x; input clk; output[15:0] y; reg[15:0] y; reg[7:0] tap0,tap1,tap2,tap3,tap4,tap5,tap6,tap7,tap8,tap9,tap10; reg[7:0] t0,t1,t2,t3...
2020-04-28 23:53:15
253
原创 47--加法数乘法器
module add_tree(out,a,b,clk); output[15:0] out; input[7:0] a,b; input clk; wire[15:0] out; wire[14:0] out1,c1; wire[12:0] out2; wire[10:0] out3,c2; wire[8:0] out4; reg[14:0] temp0; reg[13:0]...
2020-04-27 23:32:23
231
原创 46--查找表法乘法器
module lookup(out,a,b,clk);output [3:0]out;input [1:0]a,b;input clk;reg[3:0] out; reg[3:0] address; always @(posedge clk)begin address={a,b};case(address)4'h0:out=4'b0000;4'h1 : out = 4'b00...
2020-04-27 23:20:54
797
1
原创 46--极其简单的四位加法器
module add4(add,a,b,clk); //4位加法器 output[4:0] add; input[3:0] a,b; input clk; reg[4:0] add; always @(posedge clk) begin add = a + b; end endmodule ...
2020-04-27 00:13:12
353
原创 46--超前进位加法器
module add_ahead(sum,cout,a,b,cin); output[7:0] sum; output cout; input[7:0] a,b; input cin; wire[7:0] G,P; wire[7:0] C,sum; assign G[0]=a[0]&b[0]; ...
2020-04-26 23:39:38
186
原创 45--三态双向驱动器
module bidir(tri_inout,out,in,en,b); inout tri_inout; output out; input in,en,b; assign tri_inout = en ? in : 'bz; //是能的话tri做输入 assign out = tri_inout ^ b; //tru与...
2020-04-26 21:22:14
1255
原创 44-线性分组码译码器
module decoder1(c,y,clk); output[6:0] c; input[6:0] y; input clk; reg[2:0] s; reg[6:0] e,c; always @(posedge clk) begin s[0] = y[0] ^ y[3] ^ y[5] ^ y[6]; s[1] ...
2020-04-26 20:48:46
698
原创 43--线性分组码编码器
module linear(c,u,clk); output[6:0] c; //c为编码输出码字 input[3:0] u; input clk; reg[6:0] c; always @(posedge clk) begin c[6] = u[3]; c[5] = u[2]; c[4] ...
2020-04-26 20:46:25
415
原创 42--8位数据寄存器
module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input[7:0] in_data; input clk,clr; reg[7:0] out_data; always @(posedge clk or posedge clr) begin if(clr) out_data...
2020-04-25 15:27:47
1073
原创 41--8位数据锁存器
高电平的时候将输入端数据锁存module latch_8(qout,data,clk); output[7:0] qout; input[7:0] data; input clk; reg[7:0] qout; always @(clk or data) begin if (clk) qout<=data; end en...
2020-04-25 15:24:43
1803
原创 40--基本D触发器
module DFF(q,d,clk);output q;reg q;input d,clk;always @(posedge clk ) begin q<=d; endendmodulemodule tb_DFF();wire q;reg clk,d;DFF u1(.q(q),.clk(clk),.d(d));initial beginclk<=1'b0...
2020-04-25 15:14:25
544
原创 39-function写Rom
module rom(addr,data); input[3:0] addr; output[7:0] data; function[7:0] romout; input[3:0] addr; case(addr) 0 :...
2020-04-25 14:59:43
110
原创 38--JK触发器
JK触发器 ，J=1（K=0）的时候置1，K=1（J=0）的时候置0，J=K=0时保持不变,J=K=1时翻转。module JK_FF(CLK,J,K,Q,RS,SET);input J,K,CLK,SET,RS;output Q;reg Q;always@(posedge CLK or negedge RS or negedge SET)begin if(!RS)Q<=1'b...
2020-04-25 14:56:57
1287
原创 excel将柱状图的柱宽减为直线的方法 作x轴垂线的方法
最近实验报告刚好要根据表格绘制频谱图，我现在还不会matlab和phython，没办法只好用excel绘制频谱图了，一开始我怎么调都没办法把柱子调成一条直线，后来灵机一动，点击柱状设置数据系列格式，然后找到填充，图片或纹理填充，用excel或者别的什么都行绘制一条直线（要抵着图片顶部和底部），两边是对称的空白，保存。然后在excel柱状图中填充这条直线，柱子就变成了一根细线。...
2020-04-13 21:36:51
1034
原创 37--8位级联加法器,并行加法器
module add_jl(sum,cout,a,b,cin); output[7:0] sum; output cout; input[7:0] a,b; input cin; full_add1 f0(a[0],b[0],cin,sum[0],cin1); //级连描述 full_add1 f1(a[1],b[1],cin1,sum[1]...
2020-03-19 21:56:52
1332
原创 35--自动贩卖2块5的饮料
module sell(input clk,rst_n,input one_dollar,half_dollar,output reg collect,//提示取走饮料output reg half_out,//找零信号output reg dispense//表示机器出售一瓶饮料);//一瓶饮料卖2.5parameter idle=0,one=2,half=1,two=3,thre...
2020-03-19 15:06:32
205
原创 34--跑表
module paobiao(input clk,input clr,input pause,output reg [3:0]msh,msl,sh,sl,mh,ml);reg cn1,cn2;//cn1为百分秒向秒的进位，cn2为秒向分的进位//百分秒进位always @(posedge clk or negedge clr)begin if(!clr)begin ...
2020-03-17 22:18:49
1712
原创 33-引入了D 触发器的长帧同步时钟的产生
module longframe2(clk,strb); parameter delay=8; input clk; output strb; reg[7:0] counter; reg temp; reg strb; initial counter=8'd0;initial temp=0; always@(posedge clk) ...
2020-03-17 20:49:05
168
原创 32--长帧同步时钟的产生
module longframe1(input clk,output reg strb); reg[7:0] counter; initial counter=8'b0; always@(posedge clk) begin if(counter==255) counter=0; else ...
2020-03-17 20:40:31
238
原创 31--阻塞与非阻塞赋值移位寄存器的几种仿真
`timescale 1ns/1ns module tb_block(); wire Q0,Q1,Q2,Q3; reg clk,din; block1 u1(.clk(clk),.din(din),.Q0(Q0),.Q1(Q1),.Q2(Q2),.Q3(Q3));initial beginclk<=1'b0;din<=1'b0;#50 din<=1'b...
2020-03-17 19:41:35
769
原创 30--移位寄存器
module shifter(din,clk,clr,dout); input din,clk,clr; output[7:0] dout; reg[7:0] dout; always @(posedge clk) begin if (clr) dout<= 8'b0; //同步清0，高电平有效 ...
2020-03-17 17:28:06
311
原创 29--顶层描述累加器
module acc(accout,cout,accin,cin,clk,clear); output[7:0] accout; output cout; input[7:0] accin; input cin,clk,clear; wire[7:0] sum; add8 accadd8(sum,cout,accout,accin,cin); ...
2020-03-17 17:20:21
145
原创 28--寄存器
module reg8(qout,in,clk,clear);output [7:0]qout;input [7:0]in;input clk,clear;reg [7:0]qout;always @(posedge clk or negedge clear)begin if(!clear) qout=0; else qout=in;endendmodule
2020-03-16 23:11:41
107
原创 27--状态机例程
//状态机设计的例子 module FSM(input clk,input clr,input start,input step2,input step3,output reg [2:0]out,);reg [1:0]state,next_state;parameter state=2'b00,state1=2'b01,state2=2'b11,state3=2'b10;a...
2020-03-16 22:18:04
262
原创 FPGA学习笔记26--非流水和流水的8位加法器
module adder8(output reg cout,output reg[7:0]sum,input [7:0]ina,input [7:0]inb,input cin,input clk); reg[7:0] tempa,tempb; reg tempc; always @(posedge clk) begin tempa=ina...
2020-03-16 10:38:49
283
原创 FPGA学习笔记25--乘累加器
module MAC(out,opa,opb,clk,clr); output[15:0] out; input[7:0] opa,opb; input clk,clr; wire[15:0] sum; reg[15:0] out; function[15:0] mult; //函数定义，mult 函数完成乘法操作 input[7:0] opa,opb; ...
2020-03-16 10:31:41
5140
1
原创 FPGA学习笔记24--用函数实现简单的处理器
module mpc(instr,out); input[17:0] instr; //instr为输入的指令 output[8:0] out; //输出结果 reg[8:0] out; reg func; reg[7:0] op1,op2; ...
2020-03-14 22:29:45
153
原创 FPGA学习笔记23 -- Johnson 计数器
module johnson(clk,clr,out); input clk,clr; output[3:0] out; reg[3:0] out; always @(posedge clk or posedge clr) begin if (clr) out<= 4'h0; ...
2020-03-14 21:23:05
731
原创 FPGA学习笔记22--可调加法/减法计数器
module updowncount(input [7:0]d,input clk, rst_n,load,input up_down,output reg [7:0]cnt);always@(posedge clk or negedge rst_n )begin if(!rst_n) cnt=8'h00; else if(load) cnt=d; else if(up_do...
2020-03-14 21:05:57
798
1
原创 STM32mini板 红外遥感控制 舵机小车 初学者适用
1.小车及单片机小车用的是平衡小车之家的，单片机用的是正点原子的STM32mini板。2.舵机的控制原理 舵机工作原理简单来说就是接收1个控制脉冲并驱动电机转动来控制方向，该脉冲的宽度决定舵机转动的角度。一般采用单片机来产生PWM信号来控制舵机，PWM波的周期为20ms，通过改变其占空比来改变其转动方向，具体如下图所示。我是采用PA8端口的PWM波来控制舵机的，PWM波初始化代码如下:...
2020-03-13 22:29:49
2419
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人