FPGA笔试面试（五）

1、集成电路前端设计流程，写出相关的工具
数字集成电路设计主要分为前端设计和后端设计两部分，前端以架构设计为起点，得到综合后的网表为终点。后端以得到综合后的网表为起点，以生成交付Foundry进行流片的GDSII文件为终点。
前端设计：
（1）需求分析与规格制定。
对市场调研，弄清需要什么样功能的芯片。芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

（2）架构设计与算法设计。
根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。

（3）HDL编码
即使用Verilog HDL（VHDL）语言分模块完成RTL级代码设计与集成。使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。

（4）仿真验证
就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，知道验证结果显示完全符合规格标准。仿真验证工具：Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-verilog均可以对RTL级的代码进行设计验证，该部分个人一般是用第一个-Modelsim。该部分称为前段仿真，接下来逻辑部分综合之后再一次进行的仿真可以称为后仿真。

（5）逻辑综合（Design Compiler）
将HDL代码转换成门级网表（netlist）的过程，综合主要包括三个步骤：转换（将HDL代码转化成一个与工艺库独立的RTL网表）、映射（根据具体的工艺库将网表映射到工艺库上，成为一个门级网表）、优化（根据面积时序等约束对网表进行优化）。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）
逻辑综合工具Synopsys的Design Compiler。

（6）静态时序分析Static Timing Analysis（STA）
这也属于验证范畴， 主要作用是从时序上对综合后的门级网表进行分析，检查出电路中是否有setup time和hold time违例。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，时没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
STA工具有Synopsys的Prime Time。

（7）形式验证
这也是验证范畴，他是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了博啊正在逻辑综合过程中没有改变原先HDL描述的电路功能。性试验真工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到芯片的门级网表电路。
形式验证工具有Synopsys的Formality。

从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

2、名词解释 如IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate

3、What is PC Chipset?
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、EC