FPGA工程师笔试面试题（一）

1、什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系；异步逻辑是各时钟之间没有固定的因果关系。

2、同步电路和异步电路的区别是什么？
同步电路：存储电路中所有触发器的时钟输入端都接同一时钟脉冲源，因而所有触发器的状态变化都与所加的时钟脉冲信号同步；
异步电路：电路中没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其它触发器的状态变化不与时钟脉冲同步。

同步就是双方有一个共同的时钟，当发送时，接收方同时准备接收；
异步双方不需要共同的时钟，也就是接收方不知道对方什么时候发送，所以在发送信息中就要有提示接收方开始接收的信息，如开始位，结束时有停止位。

3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极或者集电极开路），为了防止因灌电流过大而烧坏OC门，应在OC门输出端接一上拉电阻（线或则是下拉电阻）。
漏极开路(OD),集电极开路(OC)

4、什么是Setup 和Holdup时间？
在理想情况下，只要在时钟沿来临时，有效数据也来临（时钟沿之前或同时），则能够正确采集到数据；而在时钟沿之后（或同时），即使数据发生变化，也不会影响DFF（D触发器）的输出了。然而在实际中，上升沿打开开关需要时间，逻辑门的状态改变（电容充放电等）都需要时间，因此数据的采集是需要一定时间的，在这个时间内数据不能发生变化。上升沿时候开关关闭也需要时间，如果在这个时间段内数据有变化的话，那么新数据就有可能被传递到下一级，进而发生错误，所以数据必须保持一定时间不变。
建立时间（setup time）：在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；
保持时间（hold time）：在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。

5、解释setup和hold time violation,画图说明,并说明解决办法
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果hold time 不够,数据同样不能被打入触发器。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

满足建立和保持时间要求，电路状态改变就是正确的，电路功能就不会发生错误；如果不满足，电容就没有足够的时间充放电，造输出点的电平可能既非0也非1，造成“亚稳态“输出。如果前级驱动够强劲，电路就能按照趋势变化下去，一定时间后该点的值就会变化为“正确值”，如果驱动不够强劲，电路就会恢复之前的值，最终得到何值是不可控的，所以我们要避免亚稳态。在使用DFF时，必须满足其建立时间和保持时间的要求。

消除方法
竞争冒险修改设计法:
a、代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；
b、卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。
竞争冒险选通法:
在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。
滤出法: 由于冒险脉冲是一个非常窄的脉冲，可以在输出端接一个几百微法的电容将其滤出掉。
竞争冒险常用消除方法：
（1）接入滤波电容；
（2）引入选通脉冲；
（3）修改逻辑设计；
（4）利用可靠性编码；
（5）引入封锁脉冲。

6、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除</