weixin_43417303的博客

一、双口RAM的基本介绍及分类在FPGA中，构建双口RAM可以通过两种方法，一种是利用distributed RAM构建，另一种是利用Block RAM构建。简而言之，Block RAM是使用FPGA中的整块双口RAM资源，而distributed RAM则是用FPGA中的逻辑资源拼凑形成的。一般的原则是，较大的存储应用，建议用bram；零星的小ram，一般就用dram。vivado的双口RAM的IP核是通过Block Memory Generator产生的，一共可以产生5种不同类型的内存空间，其中RO

1、基本概念（1）阻塞赋值基本概念（2）非阻塞赋值基本概念2、可综合风格的Verilog模块编程的8个原则，可解决综合后仿真的大部分竞争冒险现象。（1）时序电路建模时，用非阻塞赋值；（2）锁存器电路建模时，用非阻塞赋值；（3）组合逻辑建模时，用阻塞赋值；（4）在同一个always块中建立时序和组合逻辑电路时用非阻塞赋值；（5）在同一个always块中不要既有阻塞赋值又有非阻塞赋值...

1、always块可综合设计2、赋值3、可综合组合逻辑电路设计实例4、可综合时序逻辑电路设计实例5、状态机的异步置位与复位6、状态机的同步置位与复位...

1、使用同步时序逻辑设计的必要性2、状态机的结构2.1 Mealy状态机与Moore状态机3、状态机的多种设计方法同一个状态机的多种设计方式：采用Gray编码的状态机设计，采用独热编码的状态机设计，把输出直接指定为状态码设计 ，两段式状态机设计等。4、可综合状态机设计指导原则...

1、什么是组合逻辑与时序逻辑2、同步有限状态机3、数据在寄存器中暂时保存module register8(ena,clk,rst_n,din,dout)input ena,clk;input [7:0] din;output [7:0] dout;reg [7:0] dout; always @(posedge clk)begin if(!rst_n) dout...

1 、加法器1.1 4位加法器module add_4(x,y,sum,c);input [3:0] x,y;output [3:0] sun;output c;assign {c,sum} = x + y;endmodule1.2 16位加法器module add_16(x,y,sum,c);input [15:0] x,y;output [15:0] sun...

1、Verilog生成锁存器2、循环语句3、结构说明语句3、任务与函数4、系统函数与任务5、编译预处理5.1 `define宏定义5.2 include文件包含5.3 时间尺度5.4 条件编译命令小结：...

1、 非阻塞赋值与阻塞赋值2、块语句2.1 顺序快2.2 并行块

1、Verilog较为适合系统级（System）、算法级（Alogrithem ）、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)和电路开关级(Switch)的设计，而VHDL则适合特大型（千万门级以上）系统设计。2、采用Verilog设计的最大优点就是其工艺无关性。3、软核，硬核，固核的概念及其重用。4、Verilog的自顶向下的设计流程5、Verilog抽象级别及其对应...

1、集成电路前段设计流程，写出相关的工具数字集成电路设计主要分为前端设计和后端设计两部分，前端以架构设计为起点，得到综合后的网表为终点。后端以得到综合后的网表为起点，以生成交付Foundry进行流片的GDSII文件为终点。前端设计：（1）需求分析与规格制定。对市场调研，弄清需要什么样功能的芯片。芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设...

Verilog编程练习：1、根据描述功能用verilog编写一段代码并用状态机来实现该功能（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；（2）描述状态跳转时间（3）编码实现解答过程如下：（1）状态机：S0表示初始化状态（initial）S1表示准备状态：准...

1、FIFO简介FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。（1）FIFO的作用作用1：异步FIFO可以在两个不同时钟系统之间快速而方便地传输...

1、描述一个交通信号灯的设计。（仕兰微电子）东西南北四个方向，东西与南北两组交通灯轮流交替变换，其中，红灯时间为30个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。五个状态如下：分别设计状态机控制程序，计数程序，顶层程序和测试程序module top_light(clk,rst_n,light1,light2)input clk,rst_n;output [2:0] ...

目录1.偶数分频2.奇数分频3.半整数分频4.分数（小数）分频参考资料：通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。1.偶数分频Verilog：N为偶数，使用一个计数器循环0-(N-1)进行计数，在N/2-1与N-1分别将输出取反，即完成了N分频。若果采用D触发器画出分频器，单个D触发器的反向输出到输入就构成...

1、IC设计中同步复位与异步复位的区别同步复位在时钟沿才复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。2、MOORE 与 MEALY状态机的特征两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是...

1、 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）2、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）3、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06 上...

1、什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系；异步逻辑是各时钟之间没有固定的因果关系。2、同步电路和异步电路的区别是什么？同步电路：存储电路中所有触发器的时钟输入端都接同一时钟脉冲源，因而所有触发器的状态变化都与所加的时钟脉冲信号同步；异步电路：电路中没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其它触发器的状态变化不与时...

在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器锁存器（latch）是电平触发的存储单元，数据存储的动作（状态转换）取决于输入时钟（或者使能）信号的电平值，仅当...

在FPGA的设计中,毛刺现象是长期困扰电子设计工程师的设计问题之一,是影响工程师设计效率和数字系统设计有效性和可靠性的主要因素。由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟,在多路信号变化的瞬间,组合逻辑的输出常常产生一些小的尖峰,即毛刺信号,这是由FPGA内部结构特性决定的。毛刺现象在FPGA的设计中是不可避免的,有时任何一点毛刺就可以导致系统出错,尤其是对尖峰脉冲或脉冲边沿敏感的电路...